具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

以下结合图1对本申请中的半导体器件进行说明。

半导体器件包括：

漂移区100，漂移区100具有第一导电类型，漂移区100具体可以是在半导体衬底上通过外延生长而成的外延层；

体区110，体区110具有第二导电类型，形成于漂移区100内，具体形成于漂移区100的上表层。

第一掺杂区111和第二掺杂区112，均形成于体区110内，其中，第一掺杂区111具有第一导电类型，第二掺杂区112具有第二导电类型，且第二掺杂区112的掺杂浓度高于体区110的掺杂浓度。

第一沟槽栅121和扩展区150，第一沟槽栅121通过对第一沟槽进行填充所形成。其中，第一沟槽穿透第一掺杂区111、体区112并延伸至漂移区100内，即第一沟槽的底部位于漂移区100内。扩展区150具有第二导电类型，扩展区150形成于第一沟槽下方的漂移区100内并包围第一沟槽的底壁。第一沟槽填充有位于第一沟槽底部的第一导电结构141和位于沟槽顶部的第二导电结构142，第一导电结构141和第二导电结构142相互隔离，具体可在第一导电结构141和第二导电结构142之间也形成介质层，通过介质层隔离上下两侧的导电结构；第二导电结构142与第一沟槽的内壁之间形成有介质层130，第一导电结构141与第一沟槽未被扩展区150包围的内壁之间也形成有介质层130。可以理解的，第二导电结构142的深度需大于或等于两侧体区110的深度，以保证可以在两侧体区110内形成导通沟道。

第二沟槽栅122，通过对第二沟槽进行填充形成，第二沟槽穿透第一掺杂区111和体区110，进一步的，第二沟槽也可以延伸至漂移区100内。第二沟槽内填充有第三导电结构143以及位于第三导电结构143和第二沟槽的内壁之间的介质层130。

栅极(图中未示出)，与第二导电结构142和第三导电结构143电连接，其中，第二导电结构142和第二导电结构142两侧的介质层130形成栅极结构，第三导电结构143和第三导电结构143两侧的介质层130也形成栅极结构，上述栅极结构与栅极连接，从栅极获取电位后，便能在栅极结构两侧的体区110内形成导通沟道。

第一电极310，与第一掺杂区111和第二掺杂区112电连接，第二电极引出区150与漂移区100接触并引出第二电极320。可以理解的，在各沟槽栅和掺杂区上还形成有层间介质层200，第一电极310通过接触孔与第一掺杂区111和第二掺杂区112电连接。当栅极施加电位在体区内形成导通沟道后，第一电极310和第二电极320之间便能形成电流通路。

具体的，上述第一导电结构141、第二导电结构142和第三导电结构143可为多晶硅，上述介质层可为氧化层。上述第一导电类型为P型，第二导电类型为N型，或，第一导电类型为N型，第二导电类型为P型。

上述半导体器件，其沟槽栅结构分为第一沟槽栅121和第二沟槽栅122，其中，第一沟槽栅121上半部分的第二导电结构142和介质层130形成栅极结构，而第一沟槽121下半部分的第一导电结构141和介质层130则相当于内场板，通过内场板可调节漂移区电场，增强漂移区的耗尽。第一沟槽栅121底部被扩展区150包围，扩展区150与漂移区100的导电类型相反，可以进一步增强漂移区100的耗尽。因此，在上述内场板和扩展区的共同作用下，可增强漂移区的耗尽，从而提高漂移区的击穿电压。因此，在具有同等击穿电压的条件下，本申请中半导体器件的漂移区100可以提高掺杂浓度，从而降低导通电阻，即，在具有同等击穿电压的条件下，本申请中的半导体器件具有更低的导通电阻以及导通压降。另一方面，扩展区150包围第一沟槽底部，可以将击穿位置从沟槽栅处转移至扩展区150与漂移区100的交界面，从而使击穿更加稳定。同时，第一沟槽栅121和第二沟槽栅122结合使用，可以在增强漂移区耗尽的同时，尽可能降低工艺成本。

在一实施例中，如图1所示，第一沟槽栅121和第二沟槽栅122交替并排分布，进一步的，相邻沟槽栅之间的间隔相等，由此使得内场板与扩展区的分布均匀，从而使漂移区110内的耗尽区分布均匀，进一步提高器件耐压。

在一实施例中，如图1所示，第二沟槽的深度小于第一沟槽的深度，即第二沟槽栅122的深度小于第一沟槽栅121的深度。进一步的，第二沟槽的底部与第一导电结构141的顶部齐平。在本实施例中，由于第二沟槽栅122仅作为栅极结构，其并不参与对漂移区100的调节，因此，可以在保证第二沟槽栅122穿透体区110的前提下，减小第二沟槽栅122在漂移区100内的延伸长度，由此既可以降低工艺成本，还可以减小沟槽栅在漂移区100内的占据空间，避免漂移区100内电流拥挤而影响电流强度。

在本申请中，关于第一掺杂区111和第二掺杂区112的分布可具有多种形式。在一实施例中，第一掺杂区111和第二掺杂区112可并排形成于体区110的上表层，第一掺杂区111和第二掺杂区112分别通过不同的接触孔引出并与第一电极310电连接。在另一实施例中，如图1所示，第一掺杂区111形成于体区110的上表层，第二掺杂区112形成于第一掺杂区111下面的体区110内且与第一掺杂区111相接，第一掺杂区111上开设有穿透第一掺杂区111并暴露出第二掺杂区112的接触孔，此时，第一电极310可通过该接触孔便能实现与第一掺杂区111和第二掺杂区112分别电连接。

在本申请中，第一导电结构141可以是浮空结构(未接入电位)，也可以与第一电极310电连接以获取第一电极310的电位。当第一导电结构141与第一电极310电连接时，具体可以将第一导电结构141从第一沟槽的一端引出，然后通过接触孔与第一电极310直接电连接，或在第一导电结构141与第一电极310之间设置介质层，第一导电结构141与第一电极310之间的介质层的厚度满足第一导电结构141可以从第一电极310上获取感应电位。当第一导电结构141和第一电极310通过感应方式电连接时，既可以使第一导电结构141获取感应电位，还可以切断第一电极310和第一导电结构141的漏电通路，避免第一电极310漏电。在一实施例中，当第一导电结构141与第一电极310电连接时，可以降低栅极与第二电极320之间的寄生电容。

在本申请中，第一沟槽栅121与扩展区150的具体设计具有多种形式。

在一实施例中，第一导电结构141与第一沟槽未被扩展区150包围的内壁之间形成有介质层130，且第一沟槽被扩展区150包围的至少部分底壁上未形成介质层，即扩展区150与第一导电结构141接触。此时，扩展区150与第一导电结构141具有相同的电位，若第一导电结构141为浮空结构，则扩展区150也为浮空结构；若第一导电结构141与第一电极310电连接，则扩展区150也可以通过第一导电结构141与第一电极310电连接而具有一定的电位，从而可以进一步增强对漂移区100的耗尽。

在另一实施例中，如图2所示，在一实施例中，第一导电结构141与第一沟槽未被扩展区150包围的内壁之间形成有介质层130，且第一沟槽被扩展区150包围的底壁上也被介质层覆盖，即第一沟槽的整个内壁上均形成有介质层130，扩展区150与第一导电结构141通过介质层130隔离。此时，无论第一导电结构141是否带电，扩展区150均为浮空结构，由此进一步避免电极漏电。

在一实施例中，如图1和图2所示，半导体器件为IGBT(Insulated Gate BipolarTransistor，绝缘栅双极型晶体管)，其中，第一电极310为发射极，第二电极引出区160包括与集电区162和位于集电区162和漂移区100之间的缓冲区161，其中，缓冲区161具有第一导电类型且缓冲区161的掺杂浓度大于漂移区100的掺杂浓度，集电区162具有第二导电类型，第二电极320为集电极。具体的，上述第二电极引出区160形成于漂移区100背离体区110的一侧。在该实施例中，当半导体器件为IGBT时，第一沟槽栅121延伸至漂移区100内且扩展区150包围第一沟槽栅121的底部，既能调节漂移区电场，还能够在关断IGBT时，加速漂移区100剩余载流子的复合，从而提高IGBT的开关速度，调整器件的开关特性从而优化器件性能。

在一实施例中，如图3和图4所示，半导体器件还可为MOS管，其中，图3对应第一导电结构141与扩展区150接触的结构示意图；图4对应第一导电结构141与扩展区150隔离的结构示意图。其中，第一电极310为源极，第二电极引出区160具有第一导电类型，具体可为具有第一导电类型的半导体衬底，第二电极320为漏极。

需要说明的是，图1至图4中的“N”和“P”表示相应区域的导电类型，图1至图4是以第一导电类型为N型、第二导电类型为P型举例说明，在其他实施例中，也可以是第一导电类型为P型，第二导电类型为N型。

本申请还涉及一种半导体器件的制备方法，如图5所示，该制备方法包括以下步骤：

步骤S510：形成具有第一导电类型的漂移区，在漂移区上开设第一沟槽，并在第一沟槽的内壁形成介质层。

如图6a所示，可在半导体衬底(图中未示出)上通过外延生长，形成具有第一导电类型的漂移区100，在漂移区100上开设第一沟槽171，在第一沟槽171的内壁上形成介质层130。其中，介质层130可为氧化层，具体可通过热氧化工艺在第一沟槽171的内壁上生长一层氧化层。

步骤S520：通过第一沟槽向第一沟槽底部的漂移区掺入具有第二导电类型的掺杂杂质，形成包围第一沟槽底壁的扩展区。

如图6b所示，通过第一沟槽171向漂移区100掺入第二导电类型掺杂杂质，形成包围第一沟槽171底壁接触的扩展区150。

步骤S530：向第一沟槽内填充第一导电结构。

如图6c所示，向第一沟槽171内填充第一导电结构141。具体的，第一导电结构141可为多晶硅。

在一实施例中，在步骤S520和步骤S530之间，还可包括：

刻蚀第一沟槽被扩展区包围的底壁上的至少部分介质层，暴露出扩展区。

具体的，可通过干法刻蚀第一沟槽171底壁上的介质层130，形成暴露出扩展区150的开口。此时，在步骤S530中，填充第一导电结构141后，第一导电结构141与扩展区150接触。

步骤S540：同时刻蚀第一沟槽内的第一导电结构和第一沟槽两侧的漂移区，去除第一沟槽顶部的第一导电结构并保留第一沟槽底部的第一导电结构，同时在第一沟槽两侧形成第二沟槽。

如图6d所示，同时刻蚀第一沟槽171内的第一导电结构130和第一沟槽两侧的漂移区100，去除第一沟槽171顶部的第一导电结构并保留第一沟槽171底部的第一导电结构130，同时在第一沟槽171两侧形成第二沟槽172。由于对于第一导电结构130的刻蚀和对于漂移区100的刻蚀同步进行，因此，该刻蚀过程对第一导电结构130的刻蚀深度和对漂移区100的刻蚀深度相同，即第二沟槽172的底部与剩余的第一导电结构141的顶部齐平。

步骤S550：同时在第一沟槽和第二沟槽内填充介质层。

如图6e所示，同时在第一沟槽171和第二沟槽172内填充介质层130。具体可通过沉积工艺沉积一层较厚的介质层130以填满第一沟槽171和第二沟槽172，然后通过研磨工艺去除沟槽外多余的介质层。

步骤S560：同时刻蚀并去除第一沟槽顶部和第二沟槽顶部的部分介质层，保留位于第一导电结构上和第二沟槽底部的部分介质层。

如图6f所示，同时刻蚀第一沟槽171顶部和第二沟槽172顶部的部分介质层，保留位于第一导电结构141上的部分介质层和位于第二沟槽172底部的部分介质层。

步骤S570：同时在第一沟槽和第二沟槽暴露的侧壁上形成介质层，然后同时向第一沟槽和第二沟槽内填入导电材料，分别形成位于第一沟槽顶部的第二导电结构和位于第二沟槽内的第三导电结构。

如图6g所示，同时在第一沟槽和第二沟槽暴露的侧壁上形成介质层，然后同时向第一沟槽和第二沟槽内填入导电材料，填充于第一沟槽顶部的导电材料形成第二导电结构142，填充于第二沟槽内的导电材料形成第三导电结构143。具体的，上述导电材料也可为多晶硅。此时，第一沟槽内填充的结构形成第一沟槽栅121，第二沟槽内填充的结构形成第二沟槽栅122，第一沟槽栅121的底部被扩展区150包围，且第一沟槽栅121的深度大于第二沟槽栅122的深度。

步骤S580：对漂移区掺入具有第二导电类型的掺杂杂质，在第一沟槽和第二沟槽两侧形成体区，对体区掺入具有第一导电类型的掺杂杂质和具有第二导电类型的掺杂杂质，分别形成第一掺杂区和第二掺杂区。

其中，第二掺杂区的掺杂浓度大于体区的掺杂浓度且与第一沟槽和第二沟槽相间隔。

在一实施例中，在步骤S570和步骤S580之间，还包括以下步骤：

在第一沟槽和第二沟槽顶部分别形成覆盖第二导电结构和第三导电结构的介质层。具体的，如图6e所示，可刻蚀掉位于沟槽顶部的部分第二导电结构142和第三导电结构143，然后通过热氧化在第一导电结构142和第三导电结构143顶部生长一层氧化层。在该实施例中，在第一导电结构142和第三导电结构143顶部生长氧化层，可在步骤S580进行杂质掺入时阻挡杂质掺入沟槽的第二导电结构142和第三导电结构143内。

如图6h所示，在形成第一沟槽栅121和第二沟槽栅122之后，对漂移区100的上表层掺入具有第二导电类型的掺杂杂质，在第一沟槽和第二沟槽两侧形成与第一沟槽121和第二沟槽122侧壁接触的体区110。可以理解的，体区110的深度小于或等于第二沟槽栅122的深度。

在一实施例中，形成体区110的工艺具体为高温推阱工艺，其中，高温推阱的温度和时间可根据体区的掺杂深度和掺杂浓度调节，具体的，高温推阱的温度范围可控制在900℃～1200℃之间，高温推阱的时间范围可控制在10min～180min之间。在上述高温推阱形成体区110的同时，扩展区150的掺杂离子向外扩散，使得扩展区150向外扩展，从而增大扩展区150的体积。

具体的，对于第一掺杂区111和第二掺杂区112的分布具有多种形式，对应的，形成第一掺杂区111和第二掺杂区112的工艺也具有多种选择。在一实施例中，结合图6h和6i所示，第一掺杂区111叠设于第二掺杂区112上，对应的工艺步骤可包括：

步骤S581：对体区110的上表层掺入具有第一导电类型的掺杂杂质，形成与第一沟槽和第二沟槽接触的第一掺杂区111。

步骤S582：开设穿透第一掺杂区111并暴露出体区110的接触孔173，通过接触孔对暴露的体区110掺入具有第二导电类型的掺杂杂质，形成位于第一掺杂区111下方的第二掺杂区112。进一步的，接触孔173可延伸至体区110内。

步骤S583：通过接触孔173体暴露的体区110掺入具有第二导电类型的掺杂杂质，形成第二掺杂区112。此后，第一电极310便能通过接触孔173分别与第一掺杂区111和第二掺杂区112电连接。

进一步的，在步骤S581和步骤S582之间，还包括：

在第一沟槽栅121、第二沟槽栅122和第一掺杂区111上形成层间介质层200。步骤S582中，在刻蚀第一掺杂区111之前，还需刻蚀层间介质层200，以使接触孔173穿透层间介质层200。

步骤S590：形成与第二导电结构和第三导电结构电连接的栅极、与第一掺杂区和第二掺杂区电连接的第一电极，并通过与漂移区接触的第二电极引出区引出第二电极。

在一实施例中，如图6j所示，形成第一电极310、栅极(图中未示出)，并通过第二电极引出区160引出第二电极320。

在一实施例中，当通过上述步骤S581～步骤S583形成第一掺杂区111和第二掺杂区112时，同时形成有穿透第一掺杂区111并延伸至第二掺杂区112内的接触孔第一掺杂区111和第二掺杂区112通过接触孔暴露在外，因此，在形成第一电极310时，只需要沉积一层金属层，金属层填充于接触孔内，便能实现第一电极310与第一掺杂区111和第二掺杂区112电连接。

在一实施例中，如图6j所述，上述半导体器件具体为IGBT，上述半导体器件为IGBT，其中，第一电极310为发射极，第二电极引出区160包括与集电区162和位于集电区162和漂移区100之间的缓冲区161，第二电极引出区160具体可在步骤S590中形成。其中，缓冲区161具有第一导电类型且缓冲区161的掺杂浓度大于漂移区100的掺杂浓度，集电区162具有第二导电类型，第二电极320为集电极。具体的，上述第二电极引出区160形成于漂移区100背离体区110的一侧。

在一实施例中，如图3和图4所示，半导体器件还可为MOS管。其中，第一电极310为源极，第二电极引出区160具有第一导电类型，具体可为具有第一导电类型的半导体衬底，第二电极320为漏极。

上述半导体器件制备方法，在元胞区内形成第一沟槽栅121和第二沟槽栅122，其中，第一沟槽栅121上半部分形成栅极结构，而第一沟槽121下半部分则相当于内场板，同时，第一沟槽栅121底部被扩展区150包围，扩展区150与漂移区100的导电类型相反。因此，在上述内场板和扩展区的共同作用下，可增强漂移区的耗尽，从而提高漂移区的击穿电压。另一方面，扩展区150包围第一沟槽底部，可以将击穿位置从沟槽栅处转移至扩展区150与漂移区100的交界面，从而使击穿更加稳定。同时，由于第二沟槽栅122和第一沟槽上半部分结构均作为栅极结构，因此在工艺制程中，在形成第一导电结构141并在第一沟槽内填充介质层后，可同步形成第二沟槽栅122和第一沟槽内位于第一导电结构141上的结构，由此节省工艺成本。

以上实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。