时间交错式模拟数字转换器
阅读说明：本技术 时间交错式模拟数字转换器 (Time-interleaved analog-to-digital converter ) 是由 陈昱璋 陈昀泽 黄诗雄 于 2020-05-22 设计创作，主要内容包括：本公开涉及时间交错式模拟数字转换器。本发明揭露一种时间交错式模拟数字转换器,用来将输入讯号转换成数字输出讯号,并且包含N个模拟数字转换器、时钟产生电路,以及控制电路。N个模拟数字转换器接收输入讯号,并且根据N个取样时钟取样输入讯号以分别产生数字输出码,N为大于等于2的整数。时钟产生电路耦接该N个模拟数字转换器,用来接收工作时钟及一组控制值,并且根据该组控制值及工作时钟产生该N个取样时钟。控制电路耦接该N个模拟数字转换器以及时钟产生电路,用来周期性地基于虚拟随机数产生该组控制值,以及轮流输出该些数字输出码作为该数字输出讯号。(The present disclosure relates to time-interleaved analog-to-digital converters. The invention discloses a time-interleaved analog-digital converter, which is used for converting an input signal into a digital output signal and comprises N analog-digital converters, a clock generation circuit and a control circuit. The N analog-digital converters receive input signals and sample the input signals according to N sampling clocks to respectively generate digital output codes, wherein N is an integer greater than or equal to 2. The clock generating circuit is coupled to the N analog-to-digital converters, and is used for receiving a working clock and a set of control values and generating the N sampling clocks according to the set of control values and the working clock. The control circuit is coupled to the N analog-to-digital converters and the clock generation circuit and is used for periodically generating the set of control values based on the pseudo random number and outputting the digital output codes in turn as the digital output signals.)
技术领域
本发明是关于时间交错式模拟数字转换器(time interleaved analog-to-digital converter,TIADC)，尤其是关于时间交错式模拟数字转换器的取样时间偏斜(sampling timing skew)所导致的偏斜音调(skew tone)抑制。
背景技术
时间交错式模拟数字转换器包含多个子模拟数字转换器，每个子模拟数字转换器根据相同频率但不同相位的取样时钟对输入讯号进行取样，并且轮流产生各自的数字输出码，作为时间交错式模拟数字转换器的输出。举例来说，当时间交错式模拟数字转换器包含四个子模拟数字转换器ADC1、ADC2、ADC3及ADC4，且依照ADC1→ADC2→ADC3→ADC4→ADC1→ADC2→…的顺序依序取样输入讯号，则ADC1的取样时钟与ADC2的取样时钟的相位差为90度、ADC2的取样时钟与ADC3的取样时钟的相位差为90度、ADC3的取样时钟与ADC4的取样时钟的相位差为90度，以及ADC4的取样时钟与ADC1的取样时钟的相位差为90度。如果时间交错式模拟数字转换器的工作时钟的频率是fs(即时间交错式模拟数字转换器每1/fs秒输出一个数字输出码)，则ADC1、ADC2、ADC3及ADC4的取样时钟的频率是fs/4。
由于走线长度、元件不匹配等因素，子模拟数字转换器ADC2、ADC3及ADC4的取样时钟与子模拟数字转换器ADC1的取样时钟的相位差不会正好分别是90度、180度、270度，而是90+x度、180+y度、270+z度(x、y、z为有理数)。文献「BehzadRazavi.Design Considerationsfor Interleaved ADCs.IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.48,NO.8,AUGUST2013」提供一种求得x、y及z的数值的方法。
习知的一种校正时间交错式模拟数字转换器的方法使用三个滤波器分别根据x、y及z的数值来分别调整子模拟数字转换器ADC2、ADC3及ADC4的数字输出码，以补偿或修正因为相位误差(即x、y、z)所造成的错误。此方法的缺点是，校正后的时间交错式模拟数字转换器在频域上常存在残余的偏斜音调，代表校正后的取样时钟的相位差仍非90度、180度、270度，例如等效于校正后的相位差分别是90+x1度、180+y1度、270+z1度，x1、y1、z1为残余值。非期望的偏斜音调的发生是因为残余值x1、y1、z1是非零的定值，而非期望的偏斜音调会造成时间交错式模拟数字转换器的品质下降。
发明内容
鉴于先前技术的不足，本发明的一目的在于提供一种时间交错式模拟数字转换器，以降低或抑制取样时间偏斜所导致的偏斜音调。
本发明揭露一种时间交错式模拟数字转换器，时间交错式模拟数字转换器将输入讯号转换成数字输出讯号，并且包含第一模拟数字转换器、第二模拟数字转换器、第三模拟数字转换器、第四模拟数字转换器、控制电路，以及时钟产生电路。第一模拟数字转换器接收输入讯号，并且根据第一取样时钟取样输入讯号以产生第一数字输出码。第二模拟数字转换器接收输入讯号，并且根据第二取样时钟取样输入讯号以产生第二数字输出码。第三模拟数字转换器接收输入讯号，并且根据第三取样时钟取样输入讯号以产生第三数字输出码。第四模拟数字转换器接收输入讯号，并且根据第四取样时钟取样输入讯号以产生第四数字输出码。控制电路耦接第一模拟数字转换器、第二模拟数字转换器、第三模拟数字转换器及第四模拟数字转换器，用来周期性地随机产生一组控制值的至少其中一部分，以及轮流输出第一数字输出码、第二数字输出码、第三数字输出码及第四数字输出码作为该数字输出讯号。时钟产生电路耦接第一模拟数字转换器、第二模拟数字转换器、第三模拟数字转换器、第四模拟数字转换器及控制电路，用来接收工作时钟，并且根据该组控制值及工作时钟产生第一取样时钟、第二取样时钟、第三取样时钟及第四取样时钟，使得第一取样时钟、第二取样时钟、第三取样时钟及第四取样时钟的至少其中一者的相位非固定。
本发明另揭露一种时间交错式模拟数字转换器，时间交错式模拟数字转换器将输入讯号转换成数字输出讯号，并且包含N个模拟数字转换器、时钟产生电路，以及控制电路。N个模拟数字转换器接收输入讯号，并且根据N个取样时钟取样输入讯号以分别产生数字输出码，N为大于等于2的整数。时钟产生电路耦接该N个模拟数字转换器，用来接收工作时钟及一组控制值，并且根据该组控制值及工作时钟产生该N个取样时钟。控制电路耦接该N个模拟数字转换器以及时钟产生电路，用来周期性地产生该组控制值，以及轮流输出该些数字输出码作为该数字输出讯号。连续两组控制值不相同。
本发明另揭露一种时间交错式模拟数字转换器，时间交错式模拟数字转换器将输入讯号转换成数字输出讯号，并且包含N个模拟数字转换器、时钟产生电路，以及控制电路。N个模拟数字转换器接收输入讯号，并且根据N个取样时钟取样输入讯号以分别产生数字输出码，N为大于等于2的整数。时钟产生电路耦接该N个模拟数字转换器，用来接收工作时钟及一组控制值，并且根据该组控制值及工作时钟产生该N个取样时钟。控制电路耦接该N个模拟数字转换器以及时钟产生电路，用来周期性地基于虚拟随机数产生该组控制值，以及轮流输出该些数字输出码作为该数字输出讯号。
本发明的时间交错式模拟数字转换器以非固定值调整取样时钟的相位。相较于传统技术，本发明的时间交错式模拟数字转换器能够降低或抑制偏斜音调，进而提升时间交错式模拟数字转换器的品质。
有关本发明的特征、实作与功效，兹配合图式作实施例详细说明如下。
附图说明
图1显示本发明一实施例的时间交错式模拟数字转换器的功能方块图；
图2为工作时钟CLK与取样时钟的时序图；
图3为本发明时钟产生电路120的一实施例的电路图；
图4为本发明时钟产生电路120的另一实施例的电路图；以及
图5A及图5B显示习知及本发明时间交错式模拟数字转换器的无杂散动态范围。
具体实施方式
以下说明内容的技术用语系参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释系以本说明书的说明或定义为准。
本发明的揭露内容包含时间交错式模拟数字转换器。由于本发明的时间交错式模拟数字转换器所包含的部分元件单独而言可能为已知元件，因此在不影响该装置发明的充分揭露及可实施性的前提下，以下说明对于已知元件的细节将予以节略。
图1显示本发明一实施例的时间交错式模拟数字转换器的功能方块图。时间交错式模拟数字转换器100包含n个ADC 110(110-1至110-n)(n为大于等于2的整数)、时钟产生电路120，以及控制电路130。
ADC 110-1、110-2、110-3、…及110-n分别根据取样时钟CLK_1、CLK_2、CLK_3、…及CLK_n轮流取样输入讯号Sin来分别产生数字输出码D1、D2、D3、…及Dn。
控制电路130耦接ADC 110-1、110-2、110-3、…及110-n，并且根据工作时钟CLK操作。控制电路130接收数字输出码D1、D2、D3、…及Dn，并轮流且依序输出该些数字输出码作为数字输出讯号Dout。控制电路130还根据工作时钟CLK周期性地产生一组控制值CV(包含控制值CV1、CV2、CV3、…、CVn)。在一些实施例中，控制电路130包含多工器，多工器的输入为该些数字输出码(D1、D2、D3、…及Dn)，而输出为数字输出讯号Dout。控制电路130根据工作时钟CLK控制多工器的轮流输出该些数字输出码。
时钟产生电路120耦接该n个ADC(110-1至110-n)以及该控制电路130，用来根据工作时钟CLK及该组控制值CV产生该些取样时钟CLK_1、CLK_2、CLK_3、…及CLK_n。工作时钟CLK的频率(fs)为该些取样时钟CLK_1、CLK_2、CLK_3、…及CLK_n的频率(fs/n)的n倍，换言之，时间交错式模拟数字转换器100的取样频率实际上等于工作时钟CLK的频率(fs)。
图2为工作时钟CLK与取样时钟的时序图。图2以n＝4为例做说明，然而并非对本发明的限制。工作时钟CLK的周期为T＝1/fs，取样时钟CLK_1、CLK_2、CLK_3、…及CLK_n的周期皆为4T。ADC 110-1在取样时钟CLK_1的上升缘(即时间点t1、t5、t9、…)取样输入讯号Sin，并且在4T的时间(即取样时钟CLK_1的一个周期)之内产生数字输出码D1。ADC 110-2在取样时钟CLK_2的上升缘(即时间点t2、t6、t10、…)取样输入讯号Sin，并且在4T的时间(即取样时钟CLK_2的一个周期)之内产生数字输出码D2。ADC 110-3与ADC 110-4同理，不再赘述。因此，控制电路130在每个工作时钟CLK的周期接收到一个数字输出码(D1、D2、D3或D4)。控制电路130根据工作时钟CLK依序且轮流输出数字输出码D1、D2、D3及D4，来作为数字输出讯号Dout。
图3为本发明时钟产生电路120的一实施例的电路图。时钟产生电路120包含时钟调整电路310以及n个相位调整电路320(320-1、320-2、320-3、…、320-n)。时钟调整电路310接收工作时钟CLK，并且根据工作时钟CLK产生分别输入到n个相位调整电路320的n个中间时钟(CLK'_1、CLK'_2、CLK'_3、…、CLK'_n)。在一些实施例中，时钟调整电路310利用除频器将工作时钟CLK除以n来产生一个低频时钟，并且时钟调整电路310将该低频时钟的相位延迟(360/n)的k倍来分别产生该些中间时钟，k为整数(0≤k≤n-1)。举例来说，当n＝4，则输入相位调整电路320-1的中间时钟与该低频时钟的相位差为0*(360/4)＝0度、输入相位调整电路320-2的中间时钟与该低频时钟的相位差为1*(360/4)＝90度、输入相位调整电路320-3的中间时钟与该低频时钟的相位差为2*(360/4)＝180度，以及输入相位调整电路320-4的中间时钟与该低频时钟的相位差为3*(360/4)＝270度。
每一个相位调整电路320包含反相器321、m个电容C(C1至Cm，m为大于等于1的整数)及m个开关S(S1至Sm)。反相器321用来提升中间时钟的驱动力。m个开关S受控制值(CV1、CV2、CV2、…或CVn)的控制(位B1控制开关S1、位B2控制开关S2、位B3控制开关S3、...、位Bm控制开关Sm)，以改变电容群组(由电容C1至Cm组成)的等效电容值。换言之，藉由改变控制值CV1可以微调取样时钟CLK_1的相位(电容群组的等效电容值愈大，中间时钟的相位被延迟愈多)。同理，藉由改变控制值CV2、控制值CV3、...、控制值CVn，可以分别微调取样时钟CLK_2、取样时钟CLK_3、...、取样时钟CLK_n的相位。在一些实施例中，电容C1至Cm的电容值可以相同，或是以2的幂次方递增。
藉由调整该组控制值CV，控制电路130可以补偿或修正取样时钟CLK_1至取样时钟CLK_n的相位误差。举例来说，如果取样时钟CLK_1的相位提前x(亦即具有-x的相位延迟)，则控制电路130可以藉由控制值CV1控制相位调整电路320-1产生+x的相位延迟，以补偿或修正取样时钟CLK_1。
控制电路130每n个工作时钟CLK的周期(即每nT)产生一组控制值CV，而连续的两组控制值CV不会完全相同。更明确地说，控制电路130在时间点t5至t9之间所产生的一组控制值CV不等于在时间点t1至t5之间所产生的一组控制值CV及在时间点t9至t13之间所产生的一组控制值CV。举例来说，连续的两组控制值CV中，可能只有一个控制值(例如CV1)有变化，但是其他的控制值(例如CV2至CVn)维持不变。另举例来说，连续的两组控制值CV中，有可能所有控制值(CV1至CVn)皆发生变化。
控制电路130以随机数的方式产生该组控制值CV，如此一来，校正后的取样时钟CLK_1至取样时钟CLK_n的至少一者的相位残余值非为定值(亦即校正后的取样时钟CLK_1至取样时钟CLK_n的至少一者的相位在连续两个周期不相同)，因此减少或抑制上述的偏斜音调。在一些实施例中，控制电路130以虚拟随机数(pseudo random number,PRN)作为控制值CV，并且使控制值CV的平均值实质上对应于欲补偿或修正的相位差值。举例来说，控制值CV1为随机数(即，控制值CV1对应于连续两个取样时钟的周期的值不相等)，且控制值CV1的平均值等效于控制相位调整电路320-1产生+x的相位延迟。举例来说，控制值CV1在连续十个取样时钟的周期分别对应于x+1、x、x-2、x、x+3、x-2、x+2、x-1、x、x-1的相位延迟，则平均下来控制值CV1在这十个周期的期间等效于对应于+x的相位延迟，但取样时钟CLK_1在每个周期的相位残余值非为定值。如此一来，既可达到补偿或修正取样时钟CLK_1至CLK_n的效果，又可以降低或抑制偏斜音调。
图4为本发明时钟产生电路120的另一实施例的电路图。时钟产生电路120包含时钟调整电路310以及n个相位调整电路420(420-1、420-2、420-3、…、420-n)。每一个相位调整电路420包含晶体管M1、晶体管M2、晶体管M3、晶体管M4、m-1个串联的电阻(R1、R2、R3、…、Rm-1)及m个开关S。每个相位调整电路420接收时钟调整电路310所产生的中间时钟(CLK'_1、CLK'_2、CLK'_3、…、CLK'_n)，并且产生取样时钟(CLK_1、CLK_2、CLK_3、…、CLK_n)。晶体管M1及晶体管M2构成一个反相器，用来提升中间时钟的驱动力。m-1个电阻串联于参考电压Vref1(例如0.75*工作电压VDD)及参考电压Vref2(例如0.25*工作电压VDD)之间，参考电压Vref1不等于参考电压Vref2。藉由控制开关S导通或不导通，控制值CV可调整晶体管M4的闸极电压。举例来说，只有开关S1导通时晶体管M4的闸极电压为参考电压Vref1，只有开关Sm导通时晶体管M4的闸极电压为参考电压Vref2，而其他开关导通时晶体管M4的闸极电压介于参考电压Vref1与参考电压Vref2之间。藉由改变晶体管M4的闸极电压可以改变晶体管M2的偏压，以延迟或提前取样时钟的相位。
控制电路130可以由数字信号处理器(digital signal processor,DSP)实作。更多与虚拟随机数有关的信息请参考：https://en.wikipedia.org/wiki/Pseudorandom_number_generator以及https://en.wikipedia.org/wiki/Linear-feedback_shift_register。
图5A及图5B显示时间交错式模拟数字转换器的无杂散动态范围(spurious-freedynamic range,SFDR)与频率的关系图。可以发现，没有采用随机控制值或虚拟随机数的时间交错式模拟数字转换器(图5A)具有数个偏斜音调，导致SFDR大约为71dB，而采用随机控制值或虚拟随机数的时间交错式模拟数字转换器(图5B)没有明显的偏斜音调，使得SFDR大幅提升至82dB左右。
请注意，只要一组控制值CV中有一个控制值(即控制值CV1、控制值CV2、控制值CV3、...、控制值CVn的其中一者)为随机数或是基于虚拟随机数生成，即可降低或抑制偏斜音调。对应于非固定的控制值(即控制值为随机数或是基于虚拟随机数生成)的取样时钟具有非固定的相位(即相位非为定值)。
由于本技术领域具有通常知识者可藉由本案的装置发明的揭露内容来了解本案的方法发明的实施细节与变化，因此，为避免赘文，在不影响该方法发明的揭露要求及可实施性的前提下，重复的说明在此予以节略。请注意，前揭图示中，元件的形状、尺寸、比例以及步骤的顺序等仅为示意，系供本技术领域具有通常知识者了解本发明之用，非用以限制本发明。
虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域具有通常知识者可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的申请专利范围所界定者为准。
【符号说明】
100:时间交错式模拟数字转换器
110-1,110-2,110-3,110-n:模拟数字转换器
120:时钟产生电路
130:控制电路
CLK_1,CLK_2,CLK_3,CLK_4,CLK_n:取样时钟
Sin:输入讯号
D1,D2,D3,Dn:数字输出码
CLK:工作时钟
Dout:数字输出讯号
CV,CV1,CV2,CV3,CVn:控制值
T:周期
310:时钟调整电路
CLK'_1,CLK'_2,CLK'_3,CLK'_n:中间时钟
320-1,320-2,320-3,320-n,420-1,420-2,420-3,420-n:相位调整电路
321:反相器
C1,C2,C3,Cm:电容
S1,S2,S3,Sm:开关
B1,B2,B3,Bm:位
M1,M2,M3,M4:晶体管
R1,R2,R3,Rm-1:电阻
VDD:工作电压
Vref1,Vref2:参考电压
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