具体实施方式

下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。

本发明一种位宽可变的求模运算方法，包括如下步骤：

步骤1，对模数进行左移操作，获得N个左移的结果，用这些左移的结果和模数结合被操作数的位宽，按照由大到小的顺序形成N+1个区间，将第i个区间的最小值记为M_i，i＝1、2、3…n或n+1；

步骤2，当对模数左移一位时，进行步骤2a，当对模数左移两位或两位以上时，对被操作数所在的区间进行判断，然后将被操作数跳转到对应区间，根据所在区间的M_i，结合之后步骤中出现的M_i，跳转到之后对应的步骤中；

步骤2a，用被操作数减去M₁，所得结果与M₁进行比较；

步骤2b，若所述结果小于M₁时，进行步骤3，若所述结果大于M₁时，用该结果替换被操作数继续进行步骤2a，直到所得结果小于M₁，然后进行步骤3；

步骤3，将步骤2得到的结果替换被操作数，将M₁替换为M₂，将继续进行步骤2a和步骤2b，然后进行步骤4；

步骤4，将步骤3得到的结果替换被操作数，将M₁替换为M₃，将继续进行步骤2a和步骤2b，然后进行步骤5；

步骤5，按照步骤3和步骤4所描述的重复过程，不断地对步骤4得到的结果进行减法和比较操作，直到完成与M_n+1的减法和比较，输出运算结果，完成求模运算。

本发明设计出的相应求模运算电路，包括若干个移位器、若干个寄存器、若干个减法器和若干个选择器，其中：若干个移位器，用于分别对模数进行左移操作，得到N个左移的结果；若干个寄存器中的第1级寄存器用于缓存被操作数和若干个移位器得到的N个左移的结果，若干个寄存器中剩余的寄存器分别为第2级寄存器、第3级寄存器、…、第N级寄存器和第N+1级寄存器；

若干个减法器包括第1级减法器、第2级减法器、…、第N级减法器和第N+1级减法器，若干个选择器包括第1级选择器、第2级选择器、…、第N级选择器和第N+1级选择器；

第1级寄存器的第一个输出端分别与第2级寄存器、第3级寄存器、…、第N级寄存器和第N+1级寄存器的输入端连接，第1级寄存器的第二个输出端与第1级选择器的输入端连接，第1级寄存器的第三个输出端和第四个输出端均与第1级减法器的输入端连接，第1级寄存器通过第三个输出端将被操作数输入到第1级减法器中，通过第四个输出端将第一个左移一位的结果输入到第1级减法器中，第1级减法器的输出端与第1级选择器的输入端连接，第1级选择器的输出端与第2级寄存器的输入端连接，第1级寄存器、第1级减法器和第1级选择器形成第1级操作单元；

第i级寄存器、第i级减法器和第i级选择器按照第1级寄存器、第1级减法器和第1级选择器的连接方式形成第i级操作单元，i分别为2、3…N和N+1，第i级选择器的输出端与第i+1级寄存器的输入端连接，i分别为2、3…和N；同时第i级减法器的另一个输出端连接在第i级寄存器和第i级减法器之间，i＝1、2、3…N和N+1。

当对模数左移两位或两位以上时，所述的第1级寄存器还设置有第五个输出端和第六个输出端，若干个选择器还包括初级选择器；第1级寄存器通过第五个输出端将被操作数输入到初级选择器中，通过第六个输出端将N个左移的结果输入到初级选择器中，初级选择器通过若干个使能信号分别控制第2级寄存器、第3级寄存器、…、第N级寄存器和第N+1级寄存器。

以下针对具体的实施例做具体的说明。

针对模数q与被操作数x，如图1所示，以它们的位宽分别为10bit和20bit为例，输出结果为r₁₁。

算法1的伪代码如下：

算法1代表的流程如下：

1、对输入的模数q进行移位操作，分别获得q₁,q₂,q₃,q₄Kq₁₀，它们的值分别为q左移10位的结果，q左移9位的结果，q左移8位的结果，以此类推q₁₀代表q左移1位的结果。

2、定义x的范围区间，11个区间分别为(2²⁰,q₁)(q₁,q₂)，(q₂,q₃)，(q₃,q₄)...(q₉,q₁₀)，(q₁₀,q)。

3、对输入的被操作数x进行操作，即执行r_1-1＝x-q₁；之后，判断r_1-1与q₁的大小，如果r_1-1大于q₁，则留在此区间进行操作r_1-2＝r_1-1-q₁，然后再判断r_1-2和q₁的大小，若r_1-2小于q₁，则记为r₁，否则继续进行操作r_1-(1+i)＝r_1-i-q₁，直到r_1-(i+1)小于q₁，将r_1-(i+1)记为r₁，并作为下一个区间的输入。以此类推，第i个区间的输入为r_i-1，第i个区间的输出为r_i。

4、重复上述操作，直到中间结果r₁₀进入(q₁₀,q)的区间，按照上述操作，在r_11-1>q时重复r_11-2＝r_11-1-q,直到r_11-(i+1)<q,此时将r_11-(i+1)记为r₁₁作为输出结果。

对照算法1的具体流程，设计出相应的求模运算电路，如图2所示。

首先，将输入的被操作数x放入第一输入寄存器中进行缓存。对于输入的模数q，分别经过第一级移位器(图中为移位器1，之后类似不在赘述)变为q左移10位的结果q₁，经过第二级移位器变为左移9位的结果q₂，经过第三级移位器变为左移8位的结果q₃，经过第四级移位器变为左移7位的结果q₄，经过第五级移位器变为左移6位的结果q₅，经过第六级移位器变为左移5位的结果q₆，经过第七级移位器变为左移4位的结果q₇，经过第八级移位器变为左移3位的结果q₈，经过第九级移位器变为左移2位的结果q₉，经过第十级移位器变为左移1位的结果q₁₀，并将这些q移位后的结果放入第一输入寄存器中。

相应的求模运算电路在设计时，共分为11级，每一级电路重复类似的比较-相减操作。除第一级外，每一级电路的输入来源于上一级电路对应的第某级寄存器。

第一级寄存器共输出四支信号。对照图2，从上至下来看，第一支输出为q以及q经过相应移位器后的结果，分别输入到第二级寄存器、第三级寄存器、第四级寄存器、第五级寄存器、第六级寄存器、第七级寄存器、第八级寄存器、第九级寄存器、第十级寄存器和第十一级寄存器，作为它们对应的第某级减法器(图中为减法器i，i＝1,2,3,4,5,6,7,8,9,10,11)的固定输入。第二支输出为输入信号x，它直接连接到第一级操作的第一选择器(图中为选择器1)，当r_1-(i+1)小于q₁时，它通过第一选择器将r₁传入第二级寄存器。第三支输出、第四支输出分别为输入x与q左移10位后的结果q₁，它们作为第一级减法器的两个输入。

求模运算电路的设计共分十一级，每一级重复类似的操作。i<11时第i级减法器的一个固定输入为q_i，另一个输入为上一级传输的输出结果r_i-1(其中，第一级的另一个输入为x)。第十一级减法器的一个输入为q，另一个输入为上一级传输的输出结果r₁₀。

在操作开始的时候，第一级先通过第一减法器执行减法操作x-q₁。判断该值的正负关系得到r_1-1与q₁。如果r_1-1<q₁,则直接输出结果r₁传输到本级寄存器中；如果x>q₁，那么按照上述描述，减法器继续执行操作得到r₁。以此类推，直到x与q₁₀进行上述操作后，再让x与q进行上述操作，即可得到正确的输出结果xmodq。

算法1延伸出了几种变种：下面进行讨论其中一种，即算法2。

还是以操作数x(20bit)对模数q(10bit)操作为例。算法2的流程示意图如图3所示；

算法2的伪代码如下：

算法2代表的流程如下：

1、对输入的模数q进行移位操作，分别获得q₁,q₂,q₃,q₄,q₅，它们的值分别为q左移10位的结果，q左移8位的结果，q左移6位的结果，q左移4位的结果以及q左移2位的结果。

2、判断x的范围区间，6个区间分别为(2²⁰,q₁)，(q₁,q₂)，(q₂,q₃)，(q₃,q₄)，(q₄,q₅)，(q₅,q)。

3、将输入的被操作数x跳转到对应区间，若跳转到(q₂,q₃)，则依次进行之后的区间，区间(2²⁰,q₁)，(q₁,q₂)便忽略。

以q₂<x<q₃为例，此时进行减操作r_3-1＝x-q₃；之后，判断r_3-1与q₃的大小，如果r_3-1大于q₃，则留在此区间进行操作r_3-2＝r_3-1-q₃；，然后再判断r_3-2和q₃的大小，若r_3-2小于q₃，则记为r₃，否则继续进行操作r_3-(1+i)＝r_3-i-q₃，直到r_3-(i+1)小于q₃，r_3-(i+1)将记为r₃，并作为下一个区间的输入。以此类推，第i个区间的输入为r_i-1，第i个区间的输出为r_i。

4、重复上述操作，直到中间结果r₅进入(q₅,q)的区间，按照上述操作，在r_6-1>q时重复r_6-2＝r_6-1-q,直到r_6-(i+1)<q,此时将r_6-(i+1)记为r₆作为输出结果。

算法2与算法1采用了相类似的思路完成，但是在模数q的移位上从每次左移一位变成了每次左移两位。算法2的硬件设计加入了一个额外状态完成数据的预跳转以节约时钟周期，该状态将被操作数x与移位后的不同q进行比较，从而跳转到对应状态。

对照算法2的具体流程，设计出相应的求模运算电路，如图4所示。

首先，将输入的x放入第1级寄存器中进行缓存。对于输入的模数q，分别经过第1级移位器(图中为移位器a，之后类似不在赘述)变为q左移10位的结果q₁，经过第2级移位器变为左移8位的结果q₂，经过第3级移位器变为左移6位的结果q₃，经过第4级移位器变为左移4位的结果q₄，经过第5级移位器变为左移2位的结果q₅，并将这些q移位后的结果放入第1级寄存器中。

相应的求模运算电路在设计时，共分为7级，除第一级电路起到判断x的范围作用外，每一级电路重复类似的比较-相减操作。

第1级寄存器共输出六支信号。对照图4，从上至下来看，第一支输出为q以及q经过相应移位器后的结果，分别输入到第2级寄存器、第3级寄存器、第4级寄存器、第5级寄存器、第6级寄存器，作为它们对应的第某级减法器(图中为减法器X，X＝a,b,c,d,e,f，分别对应第1级减法器、第2级减法器、第3级减法器、第4级减法器、第5级减法器、第6级减法器)的固定输入。第二支输出为输入信号x，它直接连接到第1级操作的第1级选择器，当x<q₁时，它通过第1级选择器将r₁传入第2级寄存器。第三支输出、第四支输出分别为输入x与q左移10位后的结果q₁，它们作为第1级减法器的两个输入。第五支输出、第六支输出分别为输入x与q经过相应移位器后的结果，它们连接到初级操作的初级选择器(图中为减法器o)上，通过初级操作，实现预跳转功能。

在操作开始的时候，第一级电路判断x的范围区间，6个区间分别为(2²⁰,q₁)(q₁,q₂)，(q₂,q₃)，(q₃,q₄)，(q₄,q₅)，(q₅,q)，并输出一个使能信号，控制对应级输入到第2级寄存器、第3级寄存器、第4级寄存器、第5级寄存器、第6级寄存器。比如x的范围区间为(q₂,q₃)，则直接跳过第1级电路和第2级电路，电路从第3级开始进行操作，第3级的输入r₂＝x。

考虑上面提到的例子，第3级电路进行输入r₂与q₃的比较。首先第3级减法器执行操作，得到r₂-q₃。如果这个值小于0，说明r₂<q₃,则直接将x传输到第4级寄存器中；如果r₂>q₃，那么通过反馈，重复执行之前描述的减法操作，之后再判断减法后的值的正负，决定在本级继续进行反馈还是输入到下一级的寄存器中。以此类推，直到r₅与q进行上述操作后，即可得到正确的输出结果xmodq。

当模数q的位数为Q时，假设被操作数x的位宽为2*Q。类似的，采用上述思路可以设计出每次移动n位(n可以被Q整除)的算法。考虑操作最多的情况，当n≥2时，每次将模数q左移n位的算法在每次执行左移操作后需要进行2ⁿ-1次比较操作以及2ⁿ-1次减法，总共需要次比较以及减法操作。

考虑到硬件实现，由于每一级间可以通过插入寄存器的方式实现全流水，而每一级间可以通过复用选择器以及减法器来实现，那么本方法的不同算法将会考量消耗资源数量、时钟频率以及消耗的时钟周期数的折衷。

以操作数x(20bit)对模数q(10bit)为例：

算法1的实现共需要十个移位器，十一个选择器与十一个减法器。在时钟周期的考量上，考虑操作最少的情况，每次输入x进入下一个范围区间后操作，需要进行1次比较以及1次减法，共需要11次比较和减法操作。每一级只需要1个时钟周期即可完成运算。而算法2的实现共需要五个移位器，七个选择器与六个减法器。在时钟周期的考量上，考虑操作最多的情况，每次执行模数q左移操作后需要进行3次比较以及3次减法，共需要18次比较和减法操作。每级需要至多3个时钟周期来完成运算。针对不同情况，不同需求的密码算法的硬件加速，可以灵活的选用本发明算法的变种，来完成硬件的实现。

在硬件实现方面，本发明共参照算法实现了四种方案的硬件。首先根据算法1实现了操作数x为20bit，模数q为10bit的左移一位版本及左移两位版本(分别记为shift1_20bit,shift2_20bit)，并根据算法2，实现了操作数x为30bit，模数q为15bit的左移一位版本及左移两位版本(分别记为shift1_30bit,shift2_30bit),并将以上四种硬件实现进行了对比。针对不同的密码方案需求，可以选择不同的模约减器，即求模运算电路，达到想要的目标。

本次硬件设计使用标准verilog语言，选用Artix7系列xc7a200tfbg484-3板卡，对电路进行了RTL代码编写、仿真、综合以及布线实现。

下面列出本算法的几种变种的硬件实现的频率、面积以及时钟数的对比。

对比结果显示，每次左移两位的方案，在面积上对比每次左移一位的方案较优，而在频率方面则较差，这与推断相吻合。同时，随着输入数据的增大，硬件在频率和面积的表现上都少有降低。在针对不同的加密方案可以灵活选用本发明的不同模约减器，完善如表中所示的各种指标。