具体实施方式

以下，发明构思的实施例可被详细且清楚地描述到本领域普通技术人员容易地实现发明构思的这样的程度。

图1是示出根据发明构思的实施例的计算系统1000的框图。参照图1，计算系统1000可包括存储器模块1100和外部主机装置1200。

存储器模块1100可包括驱动器1110、第一存储器装置1121至1125、第二存储器装置1126至1130、驱动器连接器1150、第一存储器连接器1161至1165、第二存储器连接器1166至1170、电力管理电路1180和电力连接器1190。

驱动器1110可通过驱动器连接器1150与外部主机装置1200传递各种信号。例如，驱动器1110可与外部主机装置1200不同地发送和/或接收(在下文中，“传递”)一个或多个数据信号(DQ)、一个或多个命令(CMD)、一个或多个地址(ADDR)、一个或多个时钟信号(CK)、一个或多个控制信号(例如，CTRL、DQS)等(例如，参见图2)。

例如，驱动器1110可从外部主机装置1200接收各种单向信号、与外部主机装置1200交换各种双向信号、和/或将各种单向信号发送到外部主机装置1200。

此外，驱动器1110可通过第一通道CH1将一个或多个命令信号CMD和/或一个或多个地址ADDR发送到第一存储器装置1121至1125、和/或通过第一通道CH1将从外部主机装置1200接收的一个或多个控制信号CTRL发送到第一存储器装置1121至1125。

驱动器1110还可通过第一通道CH1将从第一存储器装置1121至1125接收的控制信号发送到外部主机装置1200。这里，驱动器1110与外部主机装置1200传递的控制信号CTRL可与驱动器1110同第一存储器装置1121至1125传递的控制信号相同、部分相同或不同。

与驱动器1110、第一存储器装置1121至1125和第一通道CH1相关的前述描述可类似地应用于驱动器1110、第二存储器装置1126至1130和第二通道CH2。

在一些实施例中，驱动器1110可以是根据与一个或多个双列直插式存储器模块(DIMM)(诸如，第五代双倍数据速率同步动态随机存取存储器(DDR5SDRAM)DIMM)相关联的一个或多个技术标准定义的寄存器时钟驱动器(RCD)。

第一存储器装置1121至1125可通过第一存储器连接器1161至1165与外部主机装置1200通信。例如，第一存储器装置1121至1125可与外部主机装置1200传递数据信号DQ和数据选通信号DQS(例如，参见图2)。

第二存储器装置1126至1130可通过第二存储器连接器1166至1170与外部主机装置1200通信。例如，第二存储器装置1126至1130可与外部主机装置1200传递数据信号DQ和数据选通信号DQS。

在一些实施例中，第一存储器装置1121至1125和第二存储器装置1126至1130可以是DDR5 SDRAM。因此，第一存储器装置1121至1125和第二存储器装置1126至1130可使用根据与DIMM(诸如，DDR5 SDRAM DIMM)相关联的一个或多个技术标准定义的协议，来与外部主机装置1200传递。

根据外部主机装置1200的请求，第一存储器装置1121至1125和第二存储器装置1126至1130可同时(例如，在时间上至少部分地重叠)接收数据信号DQ并且可写入接收的数据信号DQ。根据外部主机装置1200的请求，第一存储器装置1121至1125和第二存储器装置1126至1130可同时读取数据信号DQ并且可写入读取的数据信号DQ。

第一存储器装置1121至1125和第二存储器装置1126至1130可根据定义的突发长度BL，顺序地接收数据信号DQ或顺序地发送数据信号DQ。例如，根据与DDR5 SDRAM DIMM相关联的一个或多个标准，16的突发长度BL可被使用。

在一些实施例中，与一个或多个已有的存储器装置(例如，DDR4 SDRAM和过时的DDR存储器装置)相比，DDR5 SDRAM的数据信号DQ的数量可减少。相比之下，外部主机装置1200可被配置为与一个存储器装置传递64字节的数据信号DQ。为了支持64字节的兼容性，第一存储器装置1121至1125和第二存储器装置1126至1130可被配置为具有16的突发长度BL。

也就是说，响应于从外部主机装置1200接收的一个写入请求或一个读取请求，第一存储器装置1121至1125和第二存储器装置1126至1130可在16个时间段内连续地接收数据信号DQ，或者可在16个时间段内连续地发送数据信号DQ。在一些实施例中，第一存储器装置1121至1125中的每个和第二存储器装置1126至1130中的每个可以是能够与外部主机装置1200传递八(8)个数据信号DQ的(x8)存储器装置。

电力管理电路1180可通过电力连接器1190从外部主机装置1200接收一个或多个外部电力信号。然后，电力管理电路1180可从一个或多个外部电力信号生成一个或多个内部电力信号，并且将一个或多个内部电力信号不同地提供到驱动器1110、第一存储器装置1121至1125和/或第二存储器装置1126至1130。

在一些实施例中，电力管理电路1180可以是根据与DDR5 SDRAM DIMM相关联的一个或多个技术标准设计的电力管理集成电路(PMIC)。在图1的示出的示例中，假设存储器模块1100是带寄存器的DIMM(RDIMM)。然而，可选地，存储器模块1100可以是无缓冲DIMM(UDIMM)、低负载DIMM(LRDIMM)或全缓冲DIMM(FBDIMM)。在这方面，本领域技术人员将认识到，与符合标准的DIMM(例如，RDIMM)相比，不同配置的存储器模块可在构成组件和功能上变化。

外部主机装置1200可包括处理器1210、电源1220、主机电力管理电路1230和装置驱动器1240。处理器1210可包括通用处理器(诸如，中央处理器(CPU))和专用处理器(诸如，应用处理器(AP)、图形处理器(GPU)或神经形态处理器(NP))。

处理器1210可包括存储器控制器1211。存储器控制器1211可控制存储器模块1100并且可与存储器模块1100通信。参照存储器模块1100描述的与外部主机装置1200的通信可由存储器控制器1211执行。

存储器控制器1211可包括纠错电路(ECC)1212。ECC 1212可被配置为生成纠错码。当存储器控制器1211将数据DT写入存储器模块1100时，存储器控制器1211可从数据DT生成用于纠错的纠错码。

存储器控制器1211可将数据DT写入作为第一存储器装置1121至1125的一部分的第一存储器装置1121至1124(在下文中，“用于数据的第一存储器装置”)，并且可将纠错码写入作为第一存储器装置1121至1125的剩余存储器装置的第一存储器装置1125(在下文中，“用于ECC的第一存储器装置”)。

存储器控制器1211可将数据DT写入作为第二存储器装置1126至1130的一部分的第二存储器装置1127至1130(在下文中，“用于数据的第二存储器装置”)，并且可将纠错码写入作为第二存储器装置1126至1130的剩余存储器装置的第二存储器装置1126(在下文中，“用于ECC的第二存储器装置”)。

在一些实施例中，纠错码可包括用于检测错误的循环冗余码“C”和用于纠正检测到的错误的奇偶校验信息“P”(在下文中，“奇偶校验”)(例如，参见图7)。存储器控制器1211可从存储器模块1100读取数据DT和纠错码，并执行错误检测和纠正功能。

外部主机装置1200的电源1220可生成不同地驱动计算系统1000所需的电力。电力可被提供给主机电力管理电路1230。主机电力管理电路1230可生成驱动外部主机装置1200所需的内部电力。主机电力管理电路1230可以是根据外部主机装置1200的系统需求设计和制造的PMIC。主机电力管理电路1230可将内部电力供应给处理器1210和外部主机装置1200的组件。

装置驱动器1240可在处理器1210的控制下控制各种附加装置。例如，装置驱动器1240可与各种装置(诸如，存储装置、调制解调器和用户接口装置)连接，并且可仲裁各种装置与处理器1210之间的通信。

这里，第一存储器装置1121至1125的数量和第二存储器装置1126至1130的数量可通过设计而变化，并且不仅限于图1的示出的示例。

图2是在一个示例中进一步示出根据发明构思的实施例的存储器装置100的框图。这里，示例性存储器装置100可对应于图1的第一存储器装置1121至1125中的一个和/或第二存储器装置1126至1130中的一个。在一些实施例中，第一存储器装置1121至1125和第二存储器装置1126至1130可具有相同的结构和/或配置，并且可执行相同操作中的一个或多个。

参照图1和图2，存储器装置100可包括第一存储体组BG1和第二存储体组BG2，其中，第一存储体组BG1包括第一存储体BANK1至第四存储体BANK4，第二存储体组BG2包括第一存储体BANK1至第四存储体BANK4。这里，在一些实施例中，每个存储体组和每个存储体可分别具有相同的结构并且可执行相同的一个或多个操作。

第一存储体BANK1至第四存储体BANK4中的每个可包括多个存储器单元，其中，存储器单元可用于存储与外部主机装置1200传递的数据DT和/或纠错码。

图2的存储器装置100还包括能够与外部主机装置1200不同地传递一个或多个数据信号DQ和DQS、一个或多个控制信号CTRL、一个或多个地址ADDR和/或一个或多个时钟信号CK的外围电路110。在一些实施例中，外围电路110可根据接收的地址ADDR从第一存储体组BG1和/或第二存储体组BG2的第一存储体BANK1至第四存储体BANK4之中选择存储体。在一个示例中，外围电路可将命令和地址传送到第一存储体组BG1和/或第二存储体组BG2的第一存储体BANK1至第四存储体BANK4。

然后，外围电路110可控制选择的存储体，使得对被选存储体的存储器单元之中的由接收的地址ADDR指示的存储器单元执行由接收的命令CMD指示的操作(例如，写入操作或读取操作)。然后，外围电路110可与外部主机装置1200传递数据信号DQ和/或数据选通信号DQS，其中，数据选通信号DQS可用于控制数据信号DQ的锁存时序。

外围电路110可包括被配置为与外部主机装置1200交换数据信号DQ和数据选通信号DQS的输入和输出电路120。外围电路110还可包括被配置为响应于命令CMD、地址ADDR、时钟信号CK和控制信号CTRL而控制被选存储体的控制逻辑130。

存储体组的数量以及每个存储体组内的存储体的数量可随设计而变化，而不仅限于图2的示出的示例。

图3是在一个示例中进一步示出根据发明构思的实施例的存储体200的框图。这里，存储体200可对应于图2的第一存储体组BG1和/或第二存储体组BG2的第一存储体BANK1至第四存储体BANK4中的一个。

参照图1、图2和图3，存储体200可包括存储器单元阵列210、行解码器220、第一位线感测放大器(BLSA)240、第二位线感测放大器250和列解码器260。

存储器单元阵列210可包括沿行方向和列方向布置的存储器单元。存储器单元阵列210可包括第0区域R0至第15区域R15，其中，第0区域R0至第15区域R15可共同对应于(例如)16的突发长度BL。然而，作为示例，假设突发长度BL为8，存储器单元阵列210的区域的数量可以为8，假设突发长度BL为32，存储器单元阵列210的区域的数量可以为32。

行解码器220可通过字线WL1至WLn(其中，‘n’是正整数)与行中的存储器单元连接。行解码器220可接收地址ADDR的行地址RA，并且可响应于行地址RA而选择第1字线WL1至第n字线WLn中的一条。例如，行解码器220可将用于激活的电压(例如，正电压)施加到被选字线。

第一位线感测放大器240和第二位线感测放大器250可通过位线与列中的存储器单元连接。与第一位线感测放大器240连接的位线可不同于与第二位线感测放大器250连接的位线。例如，第一位线感测放大器240可沿行方向与偶数(或奇数)位线连接，第二位线感测放大器250可沿行方向与奇数(或偶数)位线连接。

第一位线感测放大器240和第二位线感测放大器250可将电压施加到位线，或者可感测位线的电压。通过调节或感测位线的电压，第一位线感测放大器240和第二位线感测放大器250可对被选行的存储器单元执行写入操作或读取操作。

列解码器260可接收地址ADDR的列地址CA。列解码器260可响应于列地址CA而将位线的一部分与外围电路110电连接。在一些实施例中，列解码器260可通过顺序地选择第0区域R0至第15区域R15并输出从顺序选择的区域的存储器单元读取的数据，来输出与16的突发长度BL对应的数据DT或纠错码ECC。

例如，假设图3的存储器单元阵列210包括第0区域R0至第15区域R15。然而，存储器单元阵列210可包括多个子阵列，并且每个子阵列可包括第0区域R0至第15区域R15。在写入操作或读取操作期间，可选择多个子阵列中的一个，并且可以以突发长度BL为单位在被选子阵列中的第0区域R0至第15区域R15中执行写入操作或读取操作。

在图3的示出的实施例中，假设列解码器260包括在存储体200中。然而，列解码器260可包括在外围电路110中，而非存储体200中。在列解码器260包括在外围电路110中的情况下，列解码器260可控制与从第一存储体组BG1和第二存储体组BG2的第一存储体BANK1至第四存储体BANK4选择的一个存储体相关联的数据DT或纠错码ECC的输入或输出。也就是说，列解码器260可公共地应用于第一存储体组BG1和第二存储体组BG2的第一存储体BANK1至第四存储体BANK4。

图4是在相关部分中示出图3的存储器单元阵列210的概念图。参照图1、图2、图3和图4，存储器单元阵列210可包括存储器单元MC(标记为小白色圆圈)。存储器单元MC可通过子字线SWL与子字线驱动器SD连接。子字线驱动器SD可与字线(例如，第三字线WL3至第六字线WL6)连接。

第0区域R0至第15区域R15可分别对应于与突发长度16相关联的时间段。也就是说，第0区域R0的存储器单元可对应于在16个突发长度BL的第0突发长度BL0中传递的第0数据，第1区域R1的存储器单元可对应于在16个突发长度BL的第1突发长度BL1中传递的第1数据等。因此，第0区域R0至第15区域R15可被称为分别对应于第0突发长度BL0至第15突发长度BL15。

在第0区域R0中，与第四字线WL4和第六字线WL6对应的存储器单元MC可与放置在对应的子字线驱动器SD右侧的子字线连接。与第三字线WL3和第五字线WL5对应的存储器单元MC可与放置在对应的子字线驱动器SD左侧的子字线连接。

在写入操作或读取操作期间，与被选字线连接的子字线驱动器SD(或子字线SWL)中的至少一者也可被选择。可对与同至少一个被选子字线驱动器SD连接的子字线SWL连接的存储器单元MC执行写入操作或读取操作，或对与至少一条被选子字线SWL连接的存储器单元MC执行写入操作或读取操作。

在一些实施例中，用于选择与被选字线连接的子字线驱动器SD中的至少一者或子字线SWL中的至少一者的解码线可被进一步设置。解码线可由行解码器220响应于行地址RA而控制。在下文中，为了清楚，将从附图省略解码线。

因此，与第三字线WL3至第六字线SW6连接的子字线驱动器SD可沿列方向依次设置在第0区域R0的左侧和右侧。同样，在第1区域R1至第15区域R15中的每个中，子字线驱动器SD可沿列方向依次设置在对应区域的左侧和右侧。

在第0区域R0至第15区域R15中的每个中，第一位线感测放大器240可与偶数位线连接。在第0区域R0至第15区域R15中的每个中，第二位线感测放大器250可与奇数位线连接。

在一些实施例中，八(8)个存储器单元MC可与一条子字线SWL连接。与一条子字线SWL连接的存储器单元MC可被同时写入或同时读取。也就是说，存储器装置100可一次接收或发送八(8)个数据信号DQ(例如，八(8)位)。在一个示例中，列解码器将来自与从多条子字线选择的子字线连接的两个或更多个存储器单元的数据同时发送到外围电路。

在一些实施例中，多个存储器单元组可与一条子字线SWL连接。多个存储器单元组中的每个可包括与存储器装置100同时接收或发送的数据信号DQ的数量对应的存储器单元MC(例如，八(8)个存储器单元MC)。

在写入操作或读取操作期间，可选择与一条子字线SWL连接的多个存储器单元组中的一个，并且可对被选存储器单元组的存储器单元执行写入操作或读取操作。

图5是示出在读取操作期间从存储器单元阵列210读取数据DT或纠错码ECC的示例的概念图。参照图1和图5，假设字线WL5已经被选择。

在第0突发长度BL0期间(在与第0突发长度BL0对应的时间段期间)，可使用第一位线感测放大器240和第二位线感测放大器250从第0区域R0中的存储器单元MC读取数据DT或纠错码ECC。可从存储器装置100同时发送由此读取的数据DT或纠错码ECC作为数据信号DQ。

此后，在第1突发长度BL1至第15突发长度BL15期间，可分别从第一区域R1至第15区域R15读取数据DT或纠错码ECC，并且可从存储器装置100同时发送所得到的数据DT或纠错码ECC作为数据信号DQ。

扩展上述假设，例如，存储器装置100可在与整个突发长度16对应的十六(16)个连续时间段期间发送八(8)个数据信号(例如，数据位)DQ。

写入操作可类似地执行，除了存储器装置100接收数据信号DQ的序列而非发送数据信号DQ的序列。以这种方式，数据DT或纠错码ECC可被写入存储器单元MC。

图6是示出可用于在用于数据的第一存储器装置1121至1124和用于数据的第二存储器装置1127至1130中的每个与外部主机装置1200之间交换数据的数据块的示例的概念图。参照图1至图6，假设存储器装置同时接收或发送第一数据信号DQ1至第八数据信号DQ8。

因此，存储器装置可在与第0突发长度BL0至第15突发长度BL15的数量对应的数量的时间段期间连续地接收或发送第一数据信号DQ1至第八数据信号DQ8，这里再次假设突发长度为16。在这样的假设下，图6的数据块可理解为存储器装置100与外部主机装置1200交换包括(例如)128位的数据DT的单位。

此外，继续先前的假设：存储器模块1100包括用于数据的四(4)个第一存储器装置1121至1124和用于数据的四(4)个第二存储器装置1127至1130，存储器模块1100可以以1024位为单位与外部主机装置1200交换数据DT。

图7是示出可用于在用于ECC的第一存储器装置1125和用于ECC的第二存储器装置1126中的每个与外部主机装置1200之间交换数据的数据块的另一示例的概念图。这里再次假设图6的数据块(例如，128位)作为示例。然而，在图7的示出的示例中，128位数据块的一半(例如，与第0突发长度BL0至第7突发长度BL7对应的前一半)可用于传递循环冗余码“C”。此外，128位数据块的另一半(例如，与第8突发长度BL8至第15突发长度BL15对应的后一半)可用于传递奇偶校验“P”。

以这种方式，存储器模块1100的用于ECC的第一存储器装置1125和用于ECC的第二存储器装置1126可与外部主机装置1200交换纠错码ECC(例如，包括256位)。

图8是示出使用存储器模块1100的第一通道CH1从第一存储器装置1121至1125传递的五(5)个数据块的示例的概念图，所述五(5)个数据块包括数据DT的四(4)个数据块、半块(1/2)循环冗余码“C”和半块(1/2)奇偶校验“P”。除了数据块的各自的位置之外，第二通道CH2的第二存储器装置1126至1130的数据块可与参照图8所描述的数据块相同。因此，参照图1至图8，第一通道CH1的第一存储器装置1121至1125可以以包括数据DT的四(4)个数据块加上包括(例如)循环冗余码“C”和奇偶校验“P”的纠错码ECC的一(1)个数据块为单位，与外部主机装置1200通信。

因此，在前述示例中，在第一存储器装置1121至1125的数据块中，用于数据的第一存储器装置(例如，1121至1124)与用于ECC的第一存储器装置(例如，1125)的比率是4比1。并且结果，图1的存储器模块1100的第一存储器装置1121至1130(假设传递八(8)个数据信号DQ1至DQ8的x8存储器装置)的RAS(可靠性、可用性、可维护性)覆盖范围可被理解为单错误纠正双错误检测(SECDED)型。

图9是示出与数据DT对应的数据块提供两个或更多个与错误无关的覆盖范围(error-independent coverage)的示例的概念图。参照图1、图2、图3和图9，如在该上下文中使用的，术语“覆盖范围”可被理解为数据块的子集，其中，每个数据块是存储器装置100与外部主机装置1200交换数据DT的单位。例如，第0突发长度BL0至第7突发长度BL7(例如，在第0突发长度BL0至第7突发长度BL7期间传递的数据块)可构成第一覆盖范围，第8突发长度BL8至第15突发长度BL15(例如，在第8突发长度BL8至第15突发长度BL15期间传递的数据块)可构成第二覆盖范围，其中，第一覆盖范围包括第一数据DT1，第二覆盖范围包括第二数据DT2。

作为示例，利用这种配置，在第一覆盖范围中发生的错误将不影响第二覆盖范围，并且在第二覆盖范围中发生的错误将不影响第一覆盖范围。因此，第一覆盖范围和第二覆盖范围可被称为“与错误无关的覆盖范围”。结果，再次扩展以上的工作假设，存储器装置100可被称为针对16的突发长度BL提供两个与错误无关的覆盖范围。本领域技术人员还将理解，在发明构思的其他实施例中，可针对任意长度的突发长度提供多于两个的与错误无关的覆盖范围。

再次参照图3，可沿行方向布置分别与第0突发长度BL0至第15突发长度BL15对应的第0区域R0至第15区域R15。因此，针对与行相关的错误(row-dependent error)，两个或更多个与错误无关的覆盖范围可对应于彼此独立的两个或更多个“区段(section)”。这里，术语“区段”表示存储器单元阵列210内的子集，其中，每个区段可包括第0区域R0至第15区域R15中的两个或更多个区域。这里，与行相关的错误可指示沿行方向布置的存储器单元中发生的错误。

图10是示出包括循环冗余码“C”和奇偶校验“P”的示例性(例如，128位)数据块可提供两个或更多个与错误无关的覆盖范围的示例的概念图。这里，第0突发长度BL0至第7突发长度BL7可构成第一覆盖范围，第8突发长度BL8至第15突发长度BL15可构成第二覆盖范围。

参照图1、图2、图3、图9和图10，用于数据的第一存储器装置1121至1124的数据块可以是用于数据的数据块，用于ECC的第一存储器装置1125的数据块可以是用于ECC的数据块。当用于数据的数据块提供与错误无关的覆盖范围时，外部主机装置1200可对与错误无关的覆盖范围独立地执行纠错编码/纠错解码。

在这方面，纠错编码可在写入操作期间从数据DT生成循环冗余码“C”和奇偶校验“P”。并且在读取操作期间，纠错解码可使用循环冗余码“C”来检测读取的数据DT中的一个或多个错误，并且使用奇偶校验“P”来纠正检测到的一个或多个错误。

如图10中所示，用于ECC的数据块可包括用于ECC的数据块的第一覆盖范围的第一循环冗余码C1和第二循环冗余码C2、以及用于ECC的数据块的第二覆盖范围的第一奇偶校验P1和第二奇偶校验P2。

例如，第一通道CH1的用于ECC的数据块可包括与第一通道CH1的用于数据的数据块对应的第一循环冗余码C1、第二循环冗余码C2、第一奇偶校验P1和第二奇偶校验P2。第二通道CH2的用于ECC的数据块可包括与第二通道CH2的用于数据的数据块对应的第一循环冗余码C1、第二循环冗余码C2、第一奇偶校验P1和第二奇偶校验P2。

图11是示出与图1的存储器模块1100的一个通道(例如，第一通道CH1)对应的第一存储器装置1121至1125的数据块的另一示例的概念图。除了数据块的各自的位置之外，与另一通道(例如，第二通道CH2)对应的第二存储器装置1126至1130的数据块可与参照图11所描述的数据块相同。

参照图1、图2、图3、图9、图10和图11，属于用于数据的第一存储器装置1121至1124的用于数据的数据块可包括第一覆盖范围1121a至1124a的第一数据DT1和第二覆盖范围1121b至1124b的第二数据DT2。例如，属于用于数据的第一存储器装置1121的用于数据的数据块可包括第一覆盖范围1121a的第一数据DT1和第二覆盖范围1121b的第二数据DT2。

属于用于ECC的第一存储器装置1125的用于ECC的数据块的第一覆盖范围1125a可包括第一循环冗余码C1和第二循环冗余码C2，第一循环冗余码C1对应于用于数据的数据块的第一覆盖范围1121a至1124a的第一数据DT1，第二循环冗余码C2对应于用于数据的数据块的第二覆盖范围1121b至1124b的第二数据DT2。

属于用于ECC的第一存储器装置1125的用于ECC的数据块的第二覆盖范围1125b可包括第一奇偶校验P1和第二奇偶校验P2，第一奇偶校验P1对应于用于数据的数据块的第一覆盖范围1121a至1124a的第一数据DT1，第二奇偶校验P2对应于用于数据的数据块的第二覆盖范围1121b至1124b的第二数据DT2。

第一覆盖范围1121a至1124a和第二覆盖范围1121b至1124b是与错误无关的，并且作为功能性结果，可被认为是独立的、单独的和不同的存储器。因此，存储器控制器1211需要在其上进行纠错编码/纠错解码的数据范围可有效地减小。

因此，当存储器控制器1211维持用于错误检测和/或纠正的期望性能水平时，相应地所需的循环冗余码和奇偶校验的量可减少。例如，当与错误相关的覆盖范围的数据量等于彼此与错误无关的两个覆盖范围的总数据量时，因为两个覆盖范围是与错误无关的，所以维持相同水平的错误检测和/或纠正性能所需的纠错码的量可减半。

如图11中所示，循环冗余码的量和奇偶校验的量可相同(与图8相比)。因此，存储器控制器1211的纠错性能可被提高。例如，存储器模块1100的与错误无关的覆盖范围的RAS覆盖范围可被扩展到单装置数据纠正(SDDC)。在一个示例中，用于ECC的数据块的第一覆盖范围1125a的第一部分(例如，第一循环冗余码C1)和第二覆盖范围1125b的第一部分(例如，第一奇偶校验P1)可提供针对第一存储器装置1121至1124中的每个的第一覆盖范围的SDDC，用于ECC的数据块的第一覆盖范围1125a的第二部分(例如，第二循环冗余码C2)和第二覆盖范围1125b的第二部分(例如，第二奇偶校验P2)可提供针对第一存储器装置1121至1124中的每个的第二覆盖范围的SDDC。

由于数据块可利用两个或更多个与错误无关的覆盖范围来实现，并且由于存储器单元可针对一个或多个与行相关的错误被划分为两个独立区段，因此存储器模块1100的纠错能力可被提高。上面已经描述了两(2)个与错误无关的覆盖范围和两(2)个独立区段的示例，但是本领域技术人员将从前述内容认识到，发明构思的实施例可包括具有多于两个覆盖范围和/或多于两个区段的示例。在这方面，随着与错误无关的覆盖范围的数量和/或独立区段的数量增加，存储器模块1100的纠错能力可进一步提高。

图12是在相关部分中示出支持针对一个或多个与行相关的错误的与错误无关的覆盖范围和/或独立区段的存储器单元阵列的概念图。

参照图1、图2、图3和图12，在与第七突发长度BL7和第八突发长度BL8分别对应的第7区域R7和第8区域R8中，子字线驱动器SD可被彼此独立地设置。也就是说，第7区域R7的子字线SWL可独立于第8区域R8的子字线SWL被驱动。

参照图4的比较示例，在两个区域之间共享子字线驱动器的存储器单元阵列结构可导致与由第7区域R7和第8区域R8共享的子字线驱动器SD相关联的错误导致第7区域R7和第8区域R8两者中的一个或多个错误。相比之下，在图12的存储器单元阵列结构中，即使在与第0区域R0至第7区域R7相关联的子字线驱动器SD之一处发生错误，该错误将不影响第8区域R8至第15区域R15。同样地，在与第8区域R8至第15区域R15相关联的子字线驱动器SD之一中发生的错误将不导致影响第0区域R0至第7区域R7的错误。

因此，第0区域R0至第7区域R7和第8区域R8至第15区域R15是针对与行相关的错误的独立区段。换句话说，存储器块的第0突发长度BL0至第7突发长度BL7和第8突发长度BL8至第15突发长度BL15提供两(2)个与错误无关的覆盖范围。

图13是示出具有支持针对与行相关的错误的多个与错误无关的覆盖范围或独立区段的结构的存储体300的示例的概念图。参照图1、图2和图13，存储体300可包括存储器单元阵列310、第一行解码器320、第二行解码器330、第一位线感测放大器340、第二位线感测放大器350和列解码器360。

这里，除了第一行解码器320和第二行解码器330两者被设置之外，存储体300的结构和操作可总体与图3的存储体200的结构和操作相同。

由于该结构，第一行解码器320可与第11字线WL11至第1n字线WL1n连接，其中，第11字线WL11至第1n字线WL1n可与第0区域R0至第7区域R7的存储器单元连接。以类似的方式，第二行解码器330可与第21字线WL21至第2n字线WL2n连接，其中，第21字线WL21至第2n字线WL2n可与第8区域R8至第15区域R15的存储器单元连接。

图14是在相关部分中进一步示出图13的存储器单元阵列310的概念图。参照图1、图2、图13和图14，(并且如粗虚线所示)，第13字线WL13至第16字线WL16和第23字线WL23至第26字线WL26可在第7区域R7与第8区域R8之间电隔离且物理隔离。因此，第7区域R7和第8区域R8中的子字线驱动器SD不共享。

在这方面，第11字线WL11至第1n字线WL1n(例如，第一字线集)可穿过包括第0区域R0至第7区域R7的第一区段，但是不会穿过包括第8区域R8至第15区域R15的第二区段。此外，第21字线WL21至第2n字线WL2n(例如，第二字线集)可穿过包括第8区域R8至第15区域R15的第二区段，但是不会穿过包括第0区域R0至第7区域R7的第一区段。在一个示例中，第一区段的存储器单元与第二字线集电隔离，第二区段的存储器单元与第一字线集电隔离。

参照图3、图12、图13和图14，由于发明构思的示出的实施例的结构，与属于包括第0区域R0至第7区域R7的第一区段的子字线驱动器SD相关联的错误将不影响第二区段的第8区域R8至第15区域R15。以类似的方式，与第8区域R8至第15区域R15中的子字线驱动器SD相关联的错误将不影响第0区域R0至第7区域R7。此外，由第11字线WL11至第1n字线WL1n中发生的故障引起的错误将不影响第8区域R8至第15区域R15，并且由第21字线WL21至第2n字线WL2n中发生的故障引起的错误将不影响第0区域R0至第7区域R7。因此，还可针对以字线级发生的故障以及以子字线驱动器级发生的故障提供与错误无关的覆盖范围。此外，与第一行解码器320相关联的故障将不导致与第二行解码器330相关联的故障，并且与第二行解码器330相关联的故障将不导致与第一行解码器320相关联的故障。因此，可针对以行解码器级的故障提供与错误无关的覆盖范围。

图15是示出具有支持针对与行相关的错误的与错误无关的覆盖范围或独立区段的结构的存储体400的示例的概念图。参照图1、图2和图15，存储体400可包括存储器单元阵列410、行解码器420、第一位线感测放大器440、第二位线感测放大器450和列解码器460。

这里，除了与行解码器420连接的字线WL1至WL2n的数量已经加倍之外，存储体400的结构和操作可与图3的存储体200的结构和操作相同。

图16是在相关部分中进一步示出图15的存储器单元阵列410的概念图。参照图1、图2、图15和图16，第一字线WL1至第2n字线WL2n可依次与包括第0区域R0至第7区域R7的第一区段的存储器单元和包括第8区域R8至第15区域R15的第二区段的存储器单元连接。

在一些实施例中，包括第五字线WL5、第七字线WL7和第九字线WL9的奇数字线可与包括第0区域R0至第7区域R7的第一区段的存储器单元连接。因此，奇数字线可穿过第二区段到达第一区段。类似地，包括第六字线WL6、第八字线WL8和第十字线WL10的偶数字线可与包括第8区域R8至第15区域R15的第二区段的存储器单元连接。在一个示例中，第一区段的存储器单元与偶数字线电隔离，第二区段的存储器单元与奇数字线电隔离。

如参照图12所述，由于关于图15和图16描述的结构，在属于包括第0区域R0至第7区域R7的第一区段的子字线驱动器SD中发生的错误将不影响第二区段的第8区域R8至第15区域R15。此外，在属于包括第8区域R8至第15区域R15的第二区段的子字线驱动器SD中发生的错误将不影响第一区段的第0区域R0至第7区域R7。此外，与奇数字线中发生的故障相关联的错误将不影响第8区域R8至第15区域R15，并且与偶数字线中发生的故障相关联的错误将不影响第0区域R0至第7区域R7。因此，可针对以字线级的故障以及以子字线驱动器级的故障提供与错误无关的覆盖范围。

图17是在一个示例中概述用于图1的计算系统1000的操作方法的流程图。参照图1和图17，存储器控制器1211可检测通电(S110)。然后，存储器控制器1211可识别根据定义的突发长度BL操作的隔离的x8存储器模块(S120)。例如，存储器控制器1211可从存储器模块1100的串行存在检测(SPD)接收指示隔离的x8存储器模块的属性及其突发长度BL的信息。

隔离的x8存储器模块可以是这样的存储器模块：如通过图9至图16中的示出的示例的方式所描述的支持针对突发长度BL的两个或更多个与错误无关的覆盖范围(例如，针对与行相关的错误的两个或更多个与错误无关的覆盖范围)，并且隔离的x8存储器模块可基于经由八(8)个数据信号(x8)接收或发送数据DT或纠错码ECC的存储器装置。

存储器控制器1211可对与整个突发长度BL的第一部分(例如，前一半)突发长度对应的第一数据DT1执行纠错编码，以生成第一循环冗余码C1和第一奇偶校验P1(S130)。此外，存储器控制器1211可对与整个突发长度BL的第二部分(例如，后一半)突发长度对应的第二数据DT2执行纠错编码，以生成第二循环冗余码C2和第二奇偶校验P2(S140)。

存储器控制器1211可在第一部分突发长度和第二部分突发长度期间将第一数据DT1和第二数据DT2写入第一存储器装置(例如，用于数据的第一存储器装置1121至1124)(S150)。

存储器控制器1211可在第一部分突发长度和第二部分突发长度期间将第一循环冗余码C1、第二循环冗余码C2、第一奇偶校验P1和第二奇偶校验P2写入第二存储器装置(例如，用于ECC的第一存储器装置1125)(S160)。

除了第一通道CH1之外，可使用第二通道CH2针对第二存储器装置1126至1130完全或部分地并行地执行前述操作方法步骤(例如，S110至S160)中的两个或更多个。

图18是在一个示例中概述可由图1的计算系统1000执行的读取操作的另一流程图。参照图1和图18，存储器控制器1211可从第一存储器装置(例如，用于数据的第一存储器装置1121至1124)接收第三数据，并且从第二存储器装置(例如，用于ECC的第一存储器装置1125)接收第四数据(S210)。

然后，存储器控制器1211可使用第四数据的一部分(例如，第一循环冗余码C1和第一奇偶校验P1)对第三数据的第一部分突发长度(例如，在第一部分突发长度期间接收的数据)执行纠错解码(S220)，并且存储器控制器1211可使用第四数据的剩余部分(例如，第二循环冗余码C2和第二奇偶校验P2)对第三数据的第二部分突发长度(例如，在第二部分突发长度期间接收的数据)执行纠错解码(S230)。

这里，除了第一通道CH1之外，可使用第二通道CH2对第二存储器装置1126至1130完全或部分地并行地执行读取操作步骤(例如，S210至S230)中的两个或更多个。

图19是示出根据发明构思的实施例的计算系统2000的框图。参照图19，计算系统2000可包括存储器模块2100和存储器模块2100的外部主机装置2200。

存储器模块2100可包括驱动器2110、第一存储器装置2121至2125和2131至2135、第二存储器装置2126至2130和2136至2140、驱动器连接器2150、第一存储器连接器2161至2165、第二存储器连接器2166至2170、电力管理电路2180和电力连接器2190。

除了第一通道CH1的第一存储器装置2121至2125和2131至2135的数量是10并且第二通道CH2的第二存储器装置2126至2130和2136至2140的数量从5增加到10之外，存储器模块2100的配置和操作可与图1的存储器模块1100相同。

在图19的示出的实施例中，第一存储器装置2121至2125和2131至2135以及第二存储器装置2126至2130和2136至2140中的每个可被实施为使得与一条子字线SWL连接的存储器单元MC的数量为四(4)。

因此，第一存储器装置2121至2125和2131至2135以及第二存储器装置2126至2130和2136至2140中的每个可以是与存储器控制器2211传递四(4)个数据信号DQ(例如，4位)的x4存储器装置。由图1的x8存储器装置使用的八(8)个数据信号DQ的连接器可被划分，使得两个垂直堆叠的存储器装置可被使用。

外部主机装置2200可包括处理器2210、电源2220、主机电力管理电路2230和装置驱动器2240。处理器2210可包括存储器控制器2211。存储器控制器2211可包括纠错电路2212。外部主机装置2200的配置和操作可类似于参照图1描述的外部主机装置1200的配置和操作。

图20是示出可关于图19的存储器模块2100的第一存储器装置2121至2125和2131至2135以及第二存储器装置2126至2130和2136至2140使用的数据块的示例的概念图。参照图19和图20，数据块可包括与第一数据信号DQ1至第四数据信号DQ4和第0突发长度BL0至第15突发长度BL15对应的512位。

用于数据的第一存储器装置2121至2124和2131至2134以及用于数据的第二存储器装置2127至2130和2137至2140可存储数据DT，并且可与存储器控制器2211传递数据DT。用于ECC的第一存储器装置2125和2135以及用于ECC的第二存储器装置2126和2136可存储包括循环冗余码“C”和奇偶校验“P”的纠错码ECC，并且可与存储器控制器2211传递纠错码ECC。

图21是示出存储器模块2100的一个通道(例如，第一通道CH1)的第一存储器装置2121至2125和2131至2135的包括数据DT、循环冗余码“C”和奇偶校验“P”的数据块的一个示例的概念图。除了数据块的各自的位置之外，第二通道CH2的第二存储器装置2126至2130和2136至2140的数据块可与参照图21所描述的数据块相同。

参照图19、图20和图21，第一通道CH1的第一存储器装置2121至2125和2131至2135可以以包括数据DT的八个数据块和包括循环冗余码“C”和奇偶校验“P”的两个数据块为单位与外部主机装置2200通信。

如参照图11所描述的，可针对用于数据的八(8)个与错误无关的存储器装置设置用于ECC的两(2)个与错误无关的存储器装置。因此，存储器模块2100的RAS覆盖范围可以是SDDC。

图22是在一个示例中示出用于提供两个或更多个与错误无关的覆盖范围的用于数据的数据块的概念图。参照图19、图20、图21和图22，并且如参照图12、图13、图14、图15和图16所描述的，可基于针对与行相关的错误的两个或更多个独立区段提供两个或更多个与错误无关的覆盖范围。

与第0突发长度BL0至第7突发长度BL7对应的第一覆盖范围可包括第一数据DT1。与第8突发长度BL8至第15突发长度BL15对应的第二覆盖范围可包括第二数据DT2。

图23是在一个示例中示出提供两个或更多个与错误无关的覆盖范围的用于ECC的数据块的概念图。参照图19、图20、图21、图22和图23，并且如参照图12、图13、图14、图15和图16所描述的，可基于针对与行相关的错误的两个或更多个独立区段提供两个或更多个与错误无关的覆盖范围。

与第0突发长度BL0至第7突发长度BL7对应的第一覆盖范围可包括与第一数据DT1对应的第一循环冗余码C1和/或第一奇偶校验P1。与第8突发长度BL8至第15突发长度BL15对应的第二覆盖范围可包括与第二数据DT2对应的第二循环冗余码C2和/或第二奇偶校验P2。

图24是在一个示例中示出与存储器模块2100的一个通道(例如，第一通道CH1)相关联的第一存储器装置2121至2125和2131至2135的数据块的概念图。除了数据块的各自的位置之外，第二通道CH2的第二存储器装置2126至2130和2136至2140的数据块可与参照图24描述的数据块相同。

参照图22、图23和图24，属于用于数据的第一存储器装置2121至2124和2131至2134的用于数据的数据块可包括第一覆盖范围2121a至2124a和2131a至2134a的第一数据DT1以及第二覆盖范围2121b至2124b和2131b至2134b的第二数据DT2。例如，属于用于数据的第一存储器装置2121的用于数据的数据块可包括第一覆盖范围2121a的第一数据DT1以及第二覆盖范围2121b的第二数据DT2。

与图21的数据块相比，与错误无关的空间的范围从存储器装置级减小到覆盖范围级。因此，存储器控制器2211可执行纠错编码和纠错解码的范围可减小。如参照图11所描述的，存储器控制器2211维持期望水平的纠错性能所需的循环冗余码和奇偶校验的量可减半。

如图24中所示，与图21的示出的示例相比，第一循环冗余码C1和第二循环冗余码C2的量以及第一奇偶校验和第二奇偶校验的量可减半。因此，即使从存储器模块2100移除用于ECC的第一存储器装置2125和2135之一，存储器模块2100的RAS也可维持SDDC。

在维持SDDC的RAS的状态下，存储器模块2100可移除第一存储器装置2121至2125和2131至2135中的一个，并且可移除第二存储器装置2126至2130和2136至2140中的一个。因此，在维持存储器模块2100的性能的状态下，存储器模块2100的成本可降低。此外，存储器模块2100的功耗可降低。

用于被移除的第一存储器装置的连接器和分配给被移除的第一存储器装置的数据信号和数据选通信号可用于驱动器2110以发送用于向外部主机装置2200通知关于存储器模块2100的状态的信息的信号或发送任何其他必要的信号。因此，存储器模块2100的灵活性可提高。

根据发明构思的实施例的存储器模块1100可包括x8存储器装置，并且可将RAS从SECDED扩展到SDDC，而不减小带宽或降低性能。此外，根据发明构思的实施例的存储器模块2100可包括x4存储器装置，并且可在使用一个存储器装置存储纠错码ECC的状态下将RAS维持在SDDC，而不减小带宽或降低性能。

图25是在另一示例中示出与存储器模块2100的一个通道(例如，第一通道CH1)相关联的第一存储器装置2121至2125和2131至2135的数据块的概念图。除了数据块的各自的位置之外，第二通道CH2的第二存储器装置2126至2130和2136至2140的数据块可与参照图25描述的数据块相同。

参照图19、图22、图23和图25，属于用于数据的第一存储器装置2121至2124和2131至2134的用于数据的数据块可包括第一覆盖范围2121a至2124a和2131a至2134a的第一数据DT1以及第二覆盖范围2121b至2124b和2131b至2134b的第二数据DT2。例如，属于用于数据的第一存储器装置2121的用于数据的数据块可包括第一覆盖范围2121a的第一数据DT1以及第二覆盖范围2121b的第二数据DT2。

与图21的数据块相比，与错误无关的空间的范围从存储器装置级减小到覆盖范围级。因此，存储器控制器2211可执行纠错编码和解码的范围可减小。如参照图11所描述的，存储器控制器2211维持纠错性能所需的循环冗余码和奇偶校验的量可减半。

如图25中所示，第一循环冗余码C1和第二循环冗余码C2的量以及第一奇偶校验和第二奇偶校验的量可被维持为与图21的示出的示例相同。因此，与图21的示例相比，存储器模块2100的纠错性能和RAS可被改善。

前述实施例描述了数据块内可存储循环冗余码“C”和奇偶校验“P”的特定位置。然而，这样的位置可随设计而变化，并且发明构思不仅限于所示出的示例。在一些实施例中，存储在数据块中的循环冗余码“C”和奇偶校验“P”的布置和位置可由外部主机装置随机确定。

在前述实施例中，已经根据“第一”、“第二”、“第三”等描述了根据发明构思的组件。然而，术语“第一”、“第二”、“第三”等可用于将组件彼此区分开，而不限制发明构思。例如，术语“第一”、“第二”、“第三”等不涉及任何形式的次序或数字含义。

在以上实施例中，通过使用块描述根据发明构思的实施例的组件。块可用各种硬件装置(诸如，集成电路、专用IC(ASCI)、现场可编程门阵列(FPGA)和复杂可编程逻辑装置(CPLD))、以硬件装置驱动的固件、软件(诸如，应用)、或硬件装置和软件的组合来实现。此外，块可包括用集成电路中的半导体元件实现的电路或注册为知识产权(IP)块的电路。

根据发明构思的实施例，存储器装置已被描述为包括其与行相关的错误彼此独立的区段。因此，一种具有支持纠错功能的结构的存储器装置被提供。此外，包括其与行相关的错误彼此独立的区段的存储器装置可针对与一个突发长度对应的数据提供两个或更多个与错误无关的覆盖范围。因此，一种具有提高的纠错功能或能够减少纠错所需的资源量的存储器模块被提供。

尽管已经参照发明构思的示例性实施例描述了发明构思，但是本领域普通技术人员将清楚，在不脱离如权利要求中所阐述的发明构思的精神和范围的情况下，可对其进行各种改变和修改。