一种14t抗辐照sram存储单元电路
阅读说明：本技术 一种14t抗辐照sram存储单元电路 (14T anti-radiation SRAM memory cell circuit ) 是由 赵强 董汉文 吕盼稂 朱志国 彭春雨 卢文娟 吴秀龙 蔺智挺 陈军宁 于 2021-08-31 设计创作，主要内容包括：本发明公开了一种14T抗辐照SRAM存储单元电路,PMOS晶体管P1和P2交叉耦合,且PMOS晶体管P1、P2作为上拉管,NMOS晶体管N3、N4和PMOS晶体管P5、P6作为下拉管；NMOS晶体管N1和PMOS晶体管P3构成一个反相器,NMOS晶体管N2和PMOS晶体管P4构成另一个反相器,且两个反相器交叉耦合；两个主存储节点Q与QN通过两个NMOS晶体管N5和N6分别与位线BL和BLB相连；两个冗余存储节点S0与S1通过两个PMOS晶体管P7与P8分别与位线BL和BLB相连。上述电路能够在牺牲较小单元面积的情况下大幅度提高单元的速度,并降低单元功耗和提高单元抗单粒子翻转的能力。(The invention discloses a 14T radiation-resistant SRAM memory cell circuit, wherein PMOS transistors P1 and P2 are cross-coupled, the PMOS transistors P1 and P2 are used as pull-up tubes, and NMOS transistors N3 and N4 and PMOS transistors P5 and P6 are used as pull-down tubes; the NMOS transistor N1 and the PMOS transistor P3 form an inverter, the NMOS transistor N2 and the PMOS transistor P4 form another inverter, and the two inverters are cross-coupled; two main storage nodes Q and QN are connected to bit lines BL and BLB through two NMOS transistors N5 and N6, respectively; the two redundant storage nodes S0 and S1 are connected to bit lines BL and BLB through two PMOS transistors P7 and P8, respectively. The circuit can greatly improve the speed of the unit under the condition of sacrificing smaller unit area, reduce the power consumption of the unit and improve the single event upset resistance of the unit.)
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种14T抗辐照SRAM存储单元电路。
背景技术
随着科技进步，静态随机存储器(Static Random Access Memory，缩写为SRAM)已被广泛应用于各种航天电子领域。由于其集成度越来越高，SRAM受到单粒子效应(SingleEvent Effects，缩写为SET)的影响导致单粒子翻转(Single Event Upset，缩写为SEU)的概率越来越高。单粒子翻转(SEU)是一种主要的可靠性故障机制，可通过临时改变存储值导致电子系统故障，当带电粒子击中集成电路的敏感节点时，沿其路径的感应电荷可以通过漂移过程有效地收集和积累，一旦累积电荷产生的瞬态电压脉冲高于电路的开关阈值，该敏感节点中的存储值将会改变，当今SEU已经成为科研工作者不可忽略的一个问题。
为了提高单元抗SEU的能力，现有技术中主要包括以下几种方案：
1)如图1所示是现有技术中提供的一种DICE 12T电路结构示意图，它拥有4个存储节点以及4个传输管。当每个单存储节点上发生SEU时，该节点终究都会被剩余节点所恢复。但是，当其中任意两个存储节点发生SEU时，该电路节点的存储信息将会发生翻转且无法自我恢复，从而导致错误数据发生。
2)如图2所示是现有技术中提供的一种QUATRO 10T电路结构示意图，它相比于传统六管单元结构有更好的抗SEU的能力，但是该单元的写能力较差，并且其保持噪声容限(Hold Static Noise Margin,缩写为HSNM)与读静态噪声容限(Read Static NoiseMargin,缩写为RSNM)较差。
3)如图3所示是现有技术提供的一种S4P8N电路结构示意图，该电路在DICE电路基础上进行了改进，使其在抗辐照方面的能力得到了提高，但是S4P8N的版图面积、读延迟以及静态噪声容限(Static Noise Margin,缩写为SNM)都有着较大的牺牲。
4)如图4所示是现有技术提供的一种RHPD-12T电路结构示意图，该电路在抵抗单节点翻转基础上还可以抵抗部分双节点翻转。但其以较低的HSNM与RSNM为代价。
5)如图5所示是现有技术提供的一种RHBD14T电路结构示意图，该电路采用极性加固技术，虽然减少了敏感节点的个数，但是却导致了较大的读写延迟，以及较低的噪声容限(SNM)数值。
发明内容
本发明的目的是提供一种14T抗辐照SRAM存储单元电路，该电路能够在牺牲较小单元面积的情况下大幅度提高单元的速度，并降低单元功耗和提高单元抗单粒子翻转(Single Event Upset，缩写为SEU)的能力。
本发明的目的是通过以下技术方案实现的：
一种14T抗辐照SRAM存储单元电路，所述电路包括六个NMOS晶体管和八个PMOS晶体管，六个NMOS晶体管依次记为N1～N6，八个PMOS晶体管依次记为P1～P8，其中：
PMOS晶体管P1和P2交叉耦合，且PMOS晶体管P1、P2作为上拉管，NMOS晶体管N3、N4和PMOS晶体管P5、P6作为下拉管；
NMOS晶体管N1和PMOS晶体管P3构成一个反相器，NMOS晶体管N2和PMOS晶体管P4构成另一个反相器，且两个反相器交叉耦合；
两个主存储节点Q与QN通过两个NMOS晶体管N5和N6分别与位线BL和BLB相连；
两个冗余存储节点S0与S1通过两个PMOS晶体管P7与P8分别与位线BL和BLB相连；
其中，两个NMOS晶体管N5、N6由字线WL控制；两个PMOS晶体管P7、P8由字线WLB控制；
两个NMOS晶体管N5、N6和两个PMOS晶体管P7、P8作为传输晶体管，所述电路使用四个传输晶体管进行读写，在写入数据的过程中，位线BL和BLB通过传输晶体管N5、N6、P7、P8同时向两个主存储节点Q与QN，以及两个冗余存储节点S0与S1写入数据，使得4个存储节点S0、S1、Q、QN更容易被写入数据，提高了所述电路的数据写入速度以及写噪声容限。
由上述本发明提供的技术方案可以看出，上述电路能够在牺牲较小单元面积的情况下大幅度提高单元的速度，并降低单元功耗和提高单元抗单粒子翻转的能力。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为现有技术中提供的一种DICE 12T电路结构示意图；
图2为现有技术中提供的一种QUATRO 10T电路结构示意图；
图3为现有技术提供的一种S4P8N电路结构示意图；
图4为现有技术提供的一种RHPD-12T电路结构示意图；
图5为现有技术提供的一种RHBD14T电路结构示意图；
图6为本发明实施例所提供的一种14T抗辐照SRAM存储单元电路结构示意图；
图7为本发明实施例所提供的14T抗辐照SRAM存储单元电路的时序波形图；
图8为本发明实施例所提供的14T抗辐照SRAM存储单元电路在不同时刻；
图9为现有技术SRAM单元电路和本发明实施例所提供的14T抗辐照SRAM存储单元电路的HSNM、RSNM、WSNM对比图；
图10为现有技术SRAM单元电路和本发明实施例所提供的14T抗辐照SRAM存储单元电路在相同时刻主存储节点受到双指数电流源脉冲注入后恢复其初试状态2000次蒙特卡洛仿真中失败次数的对比图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，这并不构成对本发明的限制。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
如图6所示为本发明实施例所提供的一种14T抗辐照SRAM存储单元电路结构示意图；其中，14T中的“T”表示金属氧化物半导体场效应晶体管(MOSFET)，所述电路主要包括六个NMOS晶体管和八个PMOS晶体管，六个NMOS晶体管依次记为N1～N6，八个PMOS晶体管依次记为P1～P8，其中：
PMOS晶体管P1和P2交叉耦合，且PMOS晶体管P1、P2作为上拉管，NMOS晶体管N3、N4和PMOS晶体管P5、P6作为下拉管；
NMOS晶体管N1和PMOS晶体管P3构成一个反相器，NMOS晶体管N2和PMOS晶体管P4构成另一个反相器，且两个反相器交叉耦合；
两个主存储节点Q与QN通过两个NMOS晶体管N5和N6分别与位线BL和BLB相连；
两个冗余存储节点S0与S1通过两个PMOS晶体管P7与P8分别与位线BL和BLB相连；
其中，两个NMOS晶体管N5、N6由字线WL控制；两个PMOS晶体管P7、P8由字线WLB控制；
两个NMOS晶体管N5、N6和两个PMOS晶体管P7、P8作为传输晶体管，所述电路使用四个传输晶体管进行读写，在写入数据的过程中，位线BL和BLB通过传输晶体管N5、N6、P7、P8同时向两个主存储节点Q与QN，以及两个冗余存储节点S0与S1写入数据，使得4个存储节点S0、S1、Q与QN更容易被写入数据，提高了所述电路的数据写入速度以及写噪声容限(WSNM)。
具体实现中，所述电路中各晶体管的具体连接关系为：
位线BL与NMOS晶体管N5与PMOS晶体管P7的源极电连接，位线BLB与NMOS晶体管N6与PMOS晶体管P8的源极电连接；
字线WL与NMOS晶体管N5和N6的栅极电连接，字线WLB与PMOS晶体管P7和P8的栅极电连接；
NMOS晶体管N5的漏极与NMOS晶体管N1的漏极电连接，NMOS晶体管N6的漏极与NMOS晶体管N2的漏极电连接；
PMOS晶体管P7的漏极与PMOS晶体管P1的漏极电连接，PMOS晶体管P8的漏极与PMOS晶体管P2的漏极电连接；
电源VDD与PMOS晶体管P1、P2的源极电连接，NMOS晶体管N3、N4与PMOS晶体管P5、P6的漏极接地；
PMOS晶体管P1的漏极与PMOS晶体管P3的源极、PMOS晶体管P5的源极电连接，并且PMOS晶体管P1的栅极与PMOS晶体管P4的源极、NMOS晶体管N3的栅极电连接；
PMOS晶体管P2的漏极与PMOS晶体管P4的源极、PMOS晶体管P6的源极电连接，并且PMOS晶体管P2的栅极与PMOS晶体管P3的源极、NMOS晶体管N4的栅极电连接；
PMOS晶体管P3的漏极与NMOS晶体管N1的漏极电连接，并且PMOS晶体管P3的栅极与NMOS晶体管N1的栅极、与PMOS晶体管P4的漏极电连接；
PMOS晶体管P4的漏极与NMOS晶体管N2的漏极电连接，并且PMOS晶体管P4的栅极与NMOS晶体管N2的栅极、与PMOS晶体管P3的漏极电连接；
PMOS晶体管P5的源极与PMOS晶体管P1的漏极电连接，并且PMOS晶体管P5的栅极与PMOS晶体管P3的漏极电连接；
PMOS晶体管P6的源极与PMOS晶体管P2的漏极电连接，并且PMOS晶体管P6的栅极与PMOS晶体管P4的漏极电连接；
NMOS晶体管N1的漏极与PMOS晶体管P3的漏极电连接，并且NMOS晶体管N1的栅极与PMOS晶体管P3的栅极、PMOS晶体管P4的漏极、PMOS晶体管P6的栅极、NMOS晶体管N2的漏极电连接；
NMOS晶体管N2的漏极与PMOS晶体管P4的漏极电连接，并且NMOS晶体管N2的栅极与PMOS晶体管P4的栅极、PMOS晶体管P3的漏极、PMOS晶体管P5的栅极、NMOS晶体管N1的漏极电连接；
NMOS晶体管N3的漏极与NMOS晶体管N1的源极电连接，并且NMOS晶体管N3的栅极与PMOS晶体管P1的栅极、PMOS晶体管P2的漏极、PMOS晶体管P6的源极电连接；
NMOS晶体管N4的漏极与NMOS晶体管N2的源极电连接，并且NMOS晶体管N4的栅极与PMOS晶体管P2的栅极、PMOS晶体管P1的漏极、PMOS晶体管P5的源极电连接。
另外，具体实现过程中，所述电路中所有MOS晶体管的栅长可以为65nm，其中：
PMOS晶体管P1、P2的栅宽为560nm，PMOS晶体管P3、P4的栅宽为420nm；
NMOS晶体管N1、N2的栅宽为420nm，NMOS晶体管N3、N4的栅宽为280nm；
其余晶体管的栅宽均为140nm。
基于上述电路结构，本发明实施例所提供的14T抗辐照SRAM存储单元电路的原理如下：
在保持阶段，位线BL和BLB都预充到高电平，字线WL为低电平，字线WLB为高电平，电路内部保持初始的状态，电路不工作。
当在读数据阶段，位线BL和BLB都预充到高电平，字线WL为高电平，字线WLB为低电平，传输晶体管N5、N6、P7与P8打开；如果该单元电路存储的数据为‘0’，则“Q＝S0＝0、QN＝S1＝1”；那么BL通过放电路径1：晶体管P7与P5，和放电路径2：晶体管N5、N1、与N3向地放电，使得位线产生电压差，然后通过灵敏放大器读出数据；如果该单元电路存储的数据为‘1’，则“Q＝S0＝1、QN＝S1＝0”那么BLB通过放电路径1：晶体管P6与P8，和放电路径2：晶体管N6、N2与N4向地放电，使得产生位线电压差，然后通过灵敏放大器读出数据。
在写入数据阶段，字线WL为高电平，字线WLB为低电平，如果BL为高电平，BLB为低电平，那么通过传输晶体管N5和P7分别向存储节点Q点与S0点写‘1’；如果BL为低电平，BLB为高电平，那么通过传输晶体管N6和P8分别向存储节点QN点与S1点写‘0’。当在写入的过程中，因为通过传输晶体管N5与P7和N6与P8同时向内部节点Q\S0与QN\S1写入数据，使得存储节点更容易被写入数据，这样写入的速度会大大提高，同时由于写入速度的大提高从而使电路的功耗降低。
当只考虑电路结构对抗辐照性能的提升时，如果电路的存储节点受到粒子轰击，由于电路节点S0和S1均由PMOS晶体管包围，根据极性加固原理，空间粒子轰击敏感节点PMOS管，在节点仅产生“0-1”的电压脉冲，而该脉冲由于栅电容的存在不能影响其他晶体管的状态，这使得外部节点S0和S1有效避免发生翻转，同时S0和S1节点数据的稳定保证了内部节点Q和QN可以在发生翻转后恢复至初始状态，从而使得电路抗SEU的能力得到了提高，如果是其他非关键节点受到粒子的轰击，那么存储单元更加不易受到影响。
值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
如图7所示为本发明实施例所提供的14T抗辐照SRAM存储单元电路的时序波形图，仿真条件为：Corner：TT；Temperature：27℃；VDD：1.2V。从图中可以清楚的看出所提出的抗辐射RHM-14T单元可以进行正常的读写与保持操作。
如图8所示为本发明实施例所提供的14T抗辐照SRAM存储单元电路在不同时刻，不同节点受到双指数电流源脉冲注入的瞬态波形仿真图，仿真条件为：VDD：1.2V。从图中可以看出所提出的抗辐射RHM-14T单元在发生SEU时可以恢复至其初始状态。
如图9所示为现有技术SRAM单元电路和本发明实施例所提供的14T抗辐照SRAM存储单元电路的HSNM、RSNM、WSNM对比图，仿真条件为：Corner：TT；Temperature：27℃；VDD：1.2V。从图中可以看出，相比于其它对比电路，所提出的RHM-14T的HSNM、RSNM与WSNM都有着较大的优势。
如图10所示为现有技术SRAM单元电路和本发明实施例所提供的14T抗辐照SRAM存储单元电路在相同时刻主存储节点受到双指数电流源脉冲注入后恢复其初试状态2000次蒙特卡洛仿真中失败次数的对比图，仿真条件为：Corner:MC；Temperature:27℃；VDD:1.2V。从图中可以看出，在2000次蒙特卡洛仿真中，所提出的RHM-14T单元仅仅失败2次，和DICE与S4P8N单元类似，但是远远优秀于Quatro、RHPD-12T与RHBD14T单元。
表1为现有技术SRAM单元电路和本发明实施例所提供的14T抗辐照SRAM存储单元电路的电路面积、读写时间和功耗仿真对比表，仿真条件为：Corner：TT；Temperature：27℃；VDD：1.2V。从表1中可以看出，所提出的RHM-14T单元相比于大多数其它对比电路，有着更快的读写速度，较小的面积以及功耗。
表1
单元
面积(μm<sup>2</sup>)
读延迟(ps)
写延迟(ps)
功耗(μW)
DICE
7.35
60.8
27.3
7.785
Quatro
6.4
119.2
388.02
7.43
S4P8N
10.24
82.4
34.4
7.73
RHPD-12T
7.68
57.5
20.4
10.45
RHBD14T
8.45
165.3
496.5
6.79
RHM-14T
8.95
67.5
52.7
7.64
表2为现有技术SRAM单元电路和本发明实施例所提供的14T抗辐照SRAM存储单元临界电荷对比表，仿真条件为:Corner:TT；Temperature:27℃；VDD：1.2V。从表2可以看出，所提出的RHM-14T单元临界电荷仅高于Quatro电路。
表2
电路名称
临界电荷(fC)
Quatro
9.96
RHM-14T
19.1
RHPD-12T
32.61
DICE
>50
S4P8N
>50
RHBD14T
>50
综上所述，本发明实施例所述电路保证了冗余节点S0,S1的稳定性，进而加强了电路内部节点的抗翻转能力；同时大大提高了单元的数据写入速度以及写噪声容限(WSNM)，仿真结果表明较现有四种SRAM单元，本发明所述电路写入速度较为突出，且噪声容限相比于其它四种SRAM都展现了较为突出的优势。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。本文背景技术部分公开的信息仅仅旨在加深对本发明的总体背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。
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