具体实施方式

术语“预设”表示：当在过程或算法中使用参数时，该参数的值是事先确定的。基于一个实施例，参数的值可以在过程或算法开始时或在过程或算法执行期间被设置。

诸如“第一”和“第二”的术语是用于区分各种组件，而不受组件的限制。例如，第一组件可以被称为第二组件，反之亦然。

当一个组件被称为与另一个组件“耦接”或“连接”时，可以表示这些组件彼此直接耦接或连接，或者通过介于其间的另外的组件彼此耦接或连接。另一方面，当一个组件被称为与另一个组件“直接耦接”或“直接连接”时，可以表示这些组件彼此直接耦接或连接，而没有另外的组件介于其中。

“逻辑高电平”和“逻辑低电平”用于描述信号的逻辑电平。具有“逻辑高电平”的信号与具有“逻辑低电平”的信号是区别开的。例如，当具有第一电压的信号对应于“逻辑高电平”时，具有第二电压的信号可以对应于“逻辑低电平”。基于一个实施例，“逻辑高电平”可以被设置为高于“逻辑低电平”的电压。基于一个实施例，信号的逻辑电平可以设置为不同的逻辑电平或相反的逻辑电平。例如，基于一个实施例，可以将具有逻辑高电平的信号设置为具有逻辑低电平，而基于一个实施例，可以将具有逻辑低电平的信号设置为具有逻辑高电平。

在下文中，将更详细的描述示例性实施例。实施例仅用于示例本公开，而本公开的范围不受实施例的限制。

各种实施例涉及一种电子设备，该电子设备通过一个延迟电路来延迟信号而产生用于执行读取操作和模式寄存器读取操作的信号。

根据本实施例，该电子设备可以通过一个延迟电路来延迟信号而产生用于执行读取操作和模式寄存器读取操作的信号，从而减少面积。

如图1所示，电子设备100可以包括控制器110和半导体器件120。半导体器件120可以包括列控制电路220、控制电路230和输入/输出电路260。

控制器110可以包括第一控制引脚11、第二控制引脚31、第三控制引脚51和第四控制引脚71。半导体器件120可以包括第一半导体引脚21、第二半导体引脚41、第三半导体引脚61和第四半导体引脚81。第一传输线L11可以耦接在第一控制引脚11和第一半导体引脚21之间。第二传输线L31可以耦接在第二控制引脚31和第二半导体引脚41之间。第三传输线L51可以耦接在第三控制引脚51和第三半导体引脚61之间。第四传输线L71可以耦接在第四控制引脚71和第四半导体引脚81之间。控制器110可以通过第一传输线L11向半导体器件120传送时钟CLK，以便控制半导体器件120。控制器110可以通过第二传输线L31向半导体器件120传送芯片选择信号CS，以便控制半导体器件120。控制器110可以通过第三传输线L51向半导体器件120传送命令地址CA，以便控制半导体器件120。控制器110可以通过第四传输线L71从半导体器件120接收数据DATA。

控制器110可以向半导体器件120输出时钟CLK、芯片选择信号CS和命令地址CA，以执行读取操作和模式寄存器读取操作。在读取操作和模式寄存器读取操作期间，控制器110可以从半导体器件120接收数据DATA。芯片选择信号CS和命令地址CA可以与时钟CLK中包含的奇数脉冲或偶数脉冲同步地顺序输出。

列控制电路220可以基于芯片选择信号CS和命令地址CA的逻辑电平组合来产生列控制脉冲(图2的RD_AYP)和模式寄存器使能信号(图2的MRREN)。当芯片选择信号CS和命令地址CA的逻辑电平组合为用于执行读取操作和模式寄存器读取操作的组合时，列控制电路220可以产生列控制脉冲(图2的RD_AYP)。当芯片选择信号CS和命令地址CA的逻辑电平组合为用于执行模式寄存器读取操作的组合时，列控制电路220可以产生模式寄存器使能信号(图2的MRREN)。

控制电路230可以通过基于模式寄存器使能信号(图2的MRREN)的逻辑电平而将列控制脉冲(图2的RD_AYP)延迟来产生读取控制信号(图2的RD_CTR)以执行读取操作和模式寄存器读取操作。控制电路230可以通过基于模式寄存器使能信号(图2的MRREN)的逻辑电平而将列控制脉冲(图2的RD_AYP)延迟来产生模式寄存器控制信号(图2的MRR_CTR)以执行模式寄存器读取操作。

在读取操作期间，输入/输出电路260可以输出内部数据(图2的ID<1:8>)作为数据DATA。在模式寄存器读取操作期间，输入/输出电路260可以输出操作码(图2的OP<1:8>)作为数据DATA。

图2是示出根据一个实施例的半导体器件120的配置的框图。如图2所示，半导体器件120可以包括内部时钟发生电路210、列控制电路220、控制电路230、核心电路240、操作码发生电路250以及输入/输出电路260。

内部时钟发生电路210可以接收时钟CLK并产生第一内部时钟ICLK和第二内部时钟ICLKB。内部时钟发生电路210可以通过控制时钟CLK的相位来产生第一内部时钟ICLK和第二内部时钟ICLKB。内部时钟发生电路210可以通过对时钟CLK进行分频来产生第一内部时钟ICLK和第二内部时钟ICLKB。内部时钟发生电路210可以产生其频率对应于时钟CLK的频率的1/2的第一内部时钟ICLK和第二内部时钟ICLKB。时钟CLK可以被设置为周期性切换以控制电子设备100的操作的信号。下面将参考以下描述的图3来详细描述内部时钟发生电路210通过对时钟CLK的频率进行分频来产生第一内部时钟ICLK和第二内部时钟ICLKB的操作。

列控制电路220可以同步于第一内部时钟ICLK和第二内部时钟ICLKB而基于芯片选择信号CS和命令地址CA<1:N>的逻辑电平组合来产生列控制脉冲RD_AYP和模式寄存器使能信号MRREN。列控制电路220可以产生列控制脉冲RD_AYP，该列控制脉冲RD_AYP具有在芯片选择信号CS和命令地址CA<1:N>的逻辑电平组合为同步于第一内部时钟ICLK和第二内部时钟ICLKB而执行读取操作的组合时产生的脉冲。列控制电路220可以产生列控制脉冲RD_AYP，该列控制脉冲RD_AYP具有在芯片选择信号CS和命令地址CA<1:N>的逻辑电平组合为同步于第一内部时钟ICLK和第二内部时钟ICLKB来执行模式寄存器读取操作的组合时产生的脉冲。列控制电路220可以产生模式寄存器使能信号MRREN，该模式寄存器使能信号MRREN在芯片选择信号CS和命令地址CA<1:N>的逻辑电平组合为同步于第一内部时钟ICLK和第二内部时钟ICLKB来执行模式寄存器读取操作的组合时被使能。包含在列控制脉冲RD_AYP中的脉冲可以被设置为逻辑高电平脉冲。在模式寄存器使能信号MRREN被使能处的逻辑电平可以被设置为逻辑高电平。

控制电路230可以通过基于模式寄存器使能信号MRREN的逻辑电平而将列控制脉冲RD_AYP延迟来产生读取控制信号RD_CTR，以执行读取操作和模式寄存器读取操作。控制电路230可以通过基于模式寄存器使能信号MRREN的逻辑电平而将列控制脉冲RD_AYP延迟来产生模式寄存器控制信号MRR_CTR，以执行模式寄存器读取操作。控制电路230可以基于列控制脉冲RD_AYP来产生被顺序地使能的第一至第三输入控制信号PIN<1:3>。控制电路230可以基于模式寄存器使能信号MRREN和列控制脉冲RD_AYP来产生被顺序地使能的第一至第三输出控制信号POUT<1:3>。

核心电路240可以在读取操作期间基于列控制脉冲RD_AYP和模式寄存器使能信号MRREN来输出储存在其中的内部数据ID<1:8>。当列控制脉冲RD_AYP被输入和模式寄存器使能信号MRREN被禁止时，核心电路240可以输出储存在其中的内部数据ID<1:8>。

在基于列控制脉冲RD_AYP和模式寄存器使能信号MRREN的模式寄存器读取操作期间，操作码发生电路250可以基于第一至第三输入控制信号PIN<1:3>来锁存储存在其中的储存数据(图8的SE<1:8>)。在基于列控制脉冲RD_AYP和模式寄存器使能信号MRREN的模式寄存器读取操作期间，操作码发生电路250可以基于第一至第三输出控制信号POUT<1:3>来输出储存在其中的储存数据(图8的SE<1:8>)作为操作码OP<1:8>。

输入/输出电路260可以在读取操作期间基于读取控制信号RD_CTR和模式寄存器控制信号MRR_CTR来输出内部数据ID<1:8>作为数据DATA<1:8>。输入/输出电路260可以在模式寄存器读取操作期间基于读取控制信号RD_CTR和模式寄存器控制信号MRR_CTR来输出操作码OP<1:8>作为数据DATA<1:8>。

参考图3，将如下描述内部时钟发生电路210的操作。

内部时钟发生电路210可以通过对时钟CLK的频率进行分频来产生第一内部时钟ICLK和第二内部时钟ICLKB。第一内部时钟ICLK和第二内部时钟ICLKB中的每一个的一个周期P2可以被设置为时钟CLK的一个周期P1的两倍长。第一内部时钟ICLK和第二内部时钟ICLKB中的每一个的频率可以被设置为时钟CLK的频率的1/2。第一内部时钟ICLK和第二内部时钟ICLKB可以同步于时钟CLK的上升沿来切换。第一内部时钟ICLK和第二内部时钟ICLKB可以是彼此完全异相的。

参考图4，控制电路230可以包括延迟电路231和管道控制电路232。

延迟电路231可以通过将列控制脉冲RD_AYP延迟来产生预输入控制信号PIN_PRE和读取控制信号RD_CTR，它们具有顺序地产生的脉冲。延迟电路231可以通过将列控制脉冲RD_AYP延迟来产生预输入控制信号PIN_PRE。延迟电路231可以通过将预输入控制信号PIN_PRE延迟来产生读取控制信号RD_CTR。延迟电路231的延迟量可以被设置为与核心电路240输出内部数据ID<1:8>所需的时间相同的延迟量。延迟电路231的延迟量可以被设置为与操作码发生电路250输出操作码OP<1:8>所需的时间相同的延迟量。

管道控制电路232可以在模式寄存器读取操作期间产生被顺序地使能的第一至第三输入控制信号PIN<1:3>。管道控制电路232可以基于列控制脉冲RD_AYP来产生被顺序地使能的第一至第三输入控制信号PIN<1:3>。管道控制电路232可以基于第一至第三输入控制信号PIN<1:3>来从模式寄存器使能信号MRREN产生模式寄存器控制信号MRR_CTR。管道控制电路232可以基于第一至第三输入控制信号PIN<1:3>来锁存模式寄存器使能信号MRREN。管道控制电路232可以从被锁存的模式寄存器使能信号MRREN产生模式寄存器控制信号MRR_CTR。管道控制电路232可以在模式寄存器读取操作期间产生被顺序地使能的第一至第三输出控制信号POUT<1:3>。管道控制电路232可以从模式寄存器控制信号MRR_CTR和预输入控制信号PIN_PRE产生被顺序地使能的第一至第三输出控制信号POUT<1:3>。

参考图5，延迟电路231可以包括第一延迟电路231_1、第二延迟电路231_2和第三延迟电路231_3。

第一延迟电路231_1可以通过将列控制脉冲RD_AYP延迟来产生延迟信号DLY。

第二延迟电路231_2可以通过将延迟信号DLY延迟来产生预输入控制信号PIN_PRE。

第三延迟电路231_3可以通过将预输入控制信号PIN_PRE延迟来产生读取控制信号RD_CTR。

第一延迟电路231_1至第三延迟电路231_3可以被设置为具有相同的延迟量。第一延迟电路231_1至第三延迟电路231_3的延迟量之和可以被设置为与核心电路240输出内部数据ID<1:8>所需的时间相同的延迟量。第一延迟电路231_1至第三延迟电路231_3的延迟量之和可以被设置为与操作码发生电路250输出操作码OP<1:8>所需的时间相同的延迟量。

参考图6，管道控制电路232可以包括输入控制电路232_1和输出控制电路232_2。输出控制电路232_2可以包括计数器233_1、第四延迟电路233_2、锁存电路233_3和输出控制信号发生电路233_4。

输入控制电路232_1可以基于列控制脉冲RD_AYP的脉冲来产生被顺序地计数的第一至第三输入控制信号PIN<1:3>。当列控制脉冲RD_AYP的脉冲以逻辑高电平输入时，输入控制电路232_1可以产生被顺序地计数的第一至第三输入控制信号PIN<1:3>。例如，当列控制脉冲RD_AYP的脉冲被输入一次时，输入控制电路232_1可以将第一输入控制信号PIN<1>使能。当列控制脉冲RD_AYP的脉冲在第三输入控制信号PIN<3>被使能之后被输入时，输入控制电路232_1可以被实现将第一输入控制信号PIN<1>使能。

计数器233_1可以基于预输入控制信号PIN_PRE的脉冲来产生被顺序地计数的第一至第三计数信号CNT<1:3>。

当预输入控制信号PIN_PRE的脉冲以逻辑高电平输入时，计数器233_1可以产生被顺序地计数的第一至第三计数信号CNT<1:3>。例如，当预输入控制信号PIN_PRE的脉冲被输入一次时，计数器233_1可以将第一计数信号CNT<1>使能。当预输入控制信号PIN_PRE的脉冲在第三计数信号CNT<3>被使能之后被输入时，计数器233_1可以被实现将第一计数信号CNT<1>使能。

第四延迟电路233_2可以通过将第一至第三计数信号CNT<1:3>延迟来产生第一至第三预输出控制信号PO<1:3>。基于实施例，第四延迟电路233_2的延迟量可以被设置为各种值。

锁存电路233_3可以基于第一至第三输入控制信号PIN<1:3>的脉冲来锁存模式寄存器使能信号MRREN。当第一至第三输入控制信号PIN<1:3>中的任意一个的脉冲被输入时，锁存电路233_3可以锁存模式寄存器使能信号MRREN。锁存电路233_3可以基于第一至第三计数信号CNT<1:3>的脉冲而从被锁存的模式寄存器使能信号MRREN产生模式寄存器控制信号MRR_CTR。当第一至第三计数信号CNT<1:3>中的任意一个的脉冲被输入时，锁存电路233_3可以输出被锁存的模式寄存器使能信号MRREN作为模式寄存器控制信号MRR_CTR。

输出控制信号发生电路233_4可以在模式寄存器控制信号MRR_CTR被使能的时段期间从第一至第三预输出控制信号PO<1:3>产生第一至第三输出控制信号POUT<1:3>。输出控制信号发生电路233_4可以在模式寄存器控制信号MRR_CTR被使能为逻辑高电平的时段期间将第一至第三预输出控制信号PO<1:3>输出为第一至第三输出控制信号POUT<1:3>。输出控制信号发生电路233_4可以在模式寄存器控制信号MRR_CTR被禁止的时段期间阻止产生第一至第三输出控制信号POUT<1:3>。

输出控制电路232_2可以通过基于第一至第三输入控制信号PIN<1:3>而锁存模式寄存器使能信号MRREN来产生模式寄存器控制信号MRR_CTR。输出控制电路232_2可以基于模式寄存器控制信号MRR_CTR的逻辑电平而从预输入控制信号PIN_PRE产生第一至第三输出控制信号POUT<1:3>。

参考图7，输出控制信号发生电路233_4可以包括第一逻辑电路234_1、第二逻辑电路234_2和第三逻辑电路234_3。

第一逻辑电路234_1可以在模式寄存器控制信号MRR_CTR被使能的时段期间从第一预输出控制信号PO<1>产生第一输出控制信号POUT<1>。第一逻辑电路234_1可以在模式寄存器控制信号MRR_CTR被使能为逻辑高电平的时段期间通过缓冲第一预输出控制信号PO<1>来产生第一输出控制信号POUT<1>。第一逻辑电路234_1可以在模式寄存器控制信号MRR_CTR被禁止为逻辑低电平的时段期间阻止产生第一输出控制信号POUT<1>。第一逻辑电路234_1可以通过对模式寄存器控制信号MRR_CTR和第一预输出控制信号PO<1>执行与运算来产生第一输出控制信号POUT<1>。

第二逻辑电路234_2可以在模式寄存器控制信号MRR_CTR被使能的时段期间从第二预输出控制信号PO<2>产生第二输出控制信号POUT<2>。第二逻辑电路234_2可以在模式寄存器控制信号MRR_CTR被使能为逻辑高电平的时段期间通过缓冲第二预输出控制信号PO<2>产生第二输出控制信号POUT<2>。第二逻辑电路234_2可以在模式寄存器控制信号MRR_CTR被禁止为逻辑低电平的时段期间阻止产生第二输出控制信号POUT<2>。第二逻辑电路234_2可以通过对模式寄存器控制信号MRR_CTR和第二预输出控制信号PO<2>执行与运算来产生第二输出控制信号POUT<2>。

第三逻辑电路234_3可以在模式寄存器控制信号MRR_CTR被使能的时段期间从第三预输出控制信号PO<3>产生第三输出控制信号POUT<3>。第三逻辑电路234_3可以在模式寄存器控制信号MRR_CTR被使能为逻辑高电平的时段期间通过缓冲第三预输出控制信号PO<3>来产生第三输出控制信号POUT<3>。第三逻辑电路234_3可以在模式寄存器控制信号MRR_CTR被禁止为逻辑低电平的时段期间阻止产生第三输出控制信号POUT<3>。第三逻辑电路234_3可以通过对模式寄存器控制信号MRR_CTR和第三预输出控制信号PO<3>执行与运算来产生第三输出控制信号POUT<3>。

参考图8，操作码发生电路250可以包括寄存器251和管道电路(pipe circuit)252。

寄存器251可以在模式寄存器读取操作期间输出储存在其中的储存数据SD<1:8>。寄存器251可以基于模式寄存器使能信号MRREN和列控制脉冲RD_AYP的逻辑电平来输出储存在其中的储存数据SD<1:8>。当模式寄存器使能信号MRREN被使能为逻辑高电平且列控制脉冲RD_AYP的脉冲以逻辑高电平被输入时，寄存器251可以输出储存在其中的储存数据SD<1:8>。储存数据SD<1:8>可以被设置为具有半导体器件120的内部信息和操作信息的信号。

管道电路252可以基于第一至第三输入控制信号PIN<1:3>来锁存储存数据SD<1:8>。当第一至第三输入控制信号PIN<1:3>中的任意一个的脉冲被输入时，管道电路252可以锁存储存数据SD<1:8>。管道电路252可以基于第一至第三输出控制信号POUT<1:3>来输出被锁存的储存数据SD<1:8>作为操作码OP<1:8>。当第一至第三输出控制信号POUT<1:3>中的任意一个的脉冲被输入时，管道电路252可以输出被锁存的储存数据SD<1:8>作为操作码OP<1:8>。

参考图9，管道电路252可以包括第一管道电路252_1、第二管道电路252_2和第三管道电路252_3。

第一管道电路252_1可以基于第一输入控制信号PIN<1>来锁存储存数据SD<1:8>。当第一输入控制信号PIN<1>的脉冲被输入时，第一管道电路252_1可以锁存储存数据SD<1:8>。第一管道电路252_1可以基于第一输出控制信号POUT<1>来输出被锁存的储存数据SD<1:8>作为操作码OP<1:8>。当第一输出控制信号POUT<1>的脉冲被输入时，第一管道电路252_1可以输出被锁存的储存数据SD<1:8>作为操作码OP<1:8>。第一管道电路252_1可以产生通过复位信号RST复位的操作码OP<1:8>。

第二管道电路252_2可以基于第二输入控制信号PIN<2>来锁存储存数据SD<1:8>。当第二输入控制信号PIN<2>的脉冲被输入时，第二管道电路252_2可以锁存储存数据SD<1:8>。第二管道电路252_2可以基于第二输出控制信号POUT<2>来输出被锁存的储存数据SD<1:8>作为操作码OP<1:8>。当第二输出控制信号POUT<2>的脉冲被输入时，第二管道电路252_2可以输出被锁存的储存数据SD<1:8>作为操作码OP<1:8>。第二管道电路252_2可以产生通过复位信号RST复位的操作码OP<1:8>。

第三管道电路252_3可以基于第三输入控制信号PIN<3>来锁存储存数据SD<1:8>。当第三输入控制信号PIN<3>的脉冲被输入时，第三管道电路252_3可以锁存储存数据SD<1:8>。第三管道电路252_3可以基于第三输出控制信号POUT<3>来输出被锁存的储存数据SD<1:8>作为操作码OP<1:8>。当第三输出控制信号POUT<3>的脉冲被输入时，第三管道电路252_3可以输出被锁存的储存数据SD<1:8>作为操作码OP<1:8>。第三管道电路252_3可以产生通过复位信号RST复位的操作码OP<1:8>。

参考图10，第一管道电路252_1可以包括反相器253_1至253_7和PMOS晶体管253_8。

当第一输入控制信号PIN<1>以逻辑高电平被输入时，第一管道电路252_1可以通过反相器253_1和253_2接收储存数据SD<1:8>。当第一输入控制信号PIN<1>以逻辑高电平被输入时，反相器253_1可以被导通，以对储存数据SD<1:8>进行反相并缓冲，并可以输出被反相并缓冲的数据。

当第一输入控制信号PIN<1>以逻辑低电平被输入时，第一管道电路252_1可以通过反相器253_3和253_4锁存接收到的储存数据SD<1:8>。反相器253_3可以对反相器253_1的输出信号进行反相并缓冲，并且可以输出被反相并缓冲的信号。当第一输入控制信号PIN<1>以逻辑低电平被输入时，反相器253_3和253_4可以被导通，以锁存反相器253_1的输出信号。

当第一输出控制信号POUT<1>以逻辑高电平被输入时，第一管道电路252_1可以通过反相器253_5至253_7对反相器253_3的输出信号进行缓冲来产生操作码OP<1:8>。当第一输出控制信号POUT<1>以逻辑高电平被输入时，反相器253_5可以被导通，以对反相器253_3的输出信号进行反相并缓冲，并可以将被反相并缓冲的信号输出到节点nd253。反相器253_7可以通过对节点nd253的信号进行反相并缓冲来产生操作码OP<1:8>。

当复位信号RST以逻辑低电平被输入时，第一管道电路252_1的PMOS晶体管253_8可以被导通，以在电源电压VDD的电平下驱动节点nd253。第一管电路252_1可以通过对节点nd253的信号进行反相并缓冲来产生被复位到逻辑低电平的操作码OP<1:8>。复位信号RST可以被设置具有如下脉冲的信号，该脉冲在电子设备100开始操作的初始化操作的时间点以逻辑低电平产生。

由于图9中示出的第二管道电路252_2和第三管道电路252_3被配置为与图10中示出的第一管道电路252_1相同的电路，并且执行与第一管道电路252_1相同的操作(除了输入/输出信号之外)，因此这里将省略对它们的详细描述。

参考图11，输入/输出电路260可以包括选择传输电路261和同步电路262。

选择传输电路261可以基于模式寄存器控制信号MRR_CTR的逻辑电平来输出内部数据ID<1:8>和操作码OP<1:8>中的任意一个作为选择数据SEL<1:8>。当模式寄存器控制信号MRR_CTR被禁止为逻辑低电平时，选择传输电路261可以输出内部数据ID<1:8>作为选择数据SEL<1:8>。当模式寄存器控制信号MRR_CTR被使能为逻辑高电平时，选择传输电路261可以输出操作码OP<1:8>作为选择数据SEL<1:8>。

同步电路262可以同步于读取控制信号RD_CTR而从选择数据SEL<1:8>产生数据DATA<1:8>。同步电路262可以同步于读取控制信号RD_CTR以逻辑高电平输入的时间点而输出选择数据SEL<1:8>作为数据DATA<1:8>。

参考图12和图13，将描述电子设备100的操作。在下面的描述中，将以在执行两次模式寄存器读取操作之后执行一次读取操作的操作为示例。

控制器110向半导体器件120输出时钟CLK、芯片选择信号CS和命令地址CA<1:N>，以执行第一模式寄存器读取操作MRR。

内部时钟产生电路210接收时钟CLK，并产生第一内部时钟ICLK和第二内部时钟ICLKB。

在时间点T1，列控制电路220基于芯片选择信号CS和命令地址CA<1:N>来产生具有逻辑高电平的第一脉冲的列控制脉冲RD_AYP，以同步于第一内部时钟ICLK和第二内部时钟ICLKB来执行模式寄存器读取操作MRR。列控制电路220基于芯片选择信号CS和命令地址CA<1:N>来产生逻辑高电平的模式寄存器使能信号MRREN，以同步于第一内部时钟ICLK和第二内部时钟ICLKB来执行模式寄存器读取操作MRR。

操作码发生电路250的寄存器251基于逻辑高电平的模式寄存器使能信号MRREN和逻辑高电平的列控制脉冲RD_AYP来输出储存在其中的储存数据SD<1:8>。

控制电路230的管道控制电路232通过列控制脉冲RD_AYP的第一脉冲来产生被使能为逻辑高电平的第一输入控制信号PIN<1>。

输出控制电路232_2的锁存电路233_3基于第一输入控制信号PIN<1>的脉冲来锁存模式寄存器使能信号MRREN。

操作码发生电路250的管道电路252基于逻辑高电平的第一输入控制信号PIN<1>来锁存储存数据SD<1:8>。

控制器110向半导体器件120输出时钟CLK、芯片选择信号CS和命令地址CA<1:N>，以执行第二模式寄存器读取操作MRR。

在时间点T2，列控制电路220基于芯片选择信号CS和命令地址CA<1:N>来产生具有逻辑高电平的第二脉冲的列控制脉冲RD_AYP，以同步于第一内部时钟ICLK和第二内部时钟ICLKB来执行模式寄存器读取操作MRR。列控制电路220基于芯片选择信号CS和命令地址CA<1:N>来产生逻辑高电平的模式寄存器使能信号MRREN，以同步于第一内部时钟ICLK和第二内部时钟ICLKB来执行模式寄存器读取操作MRR。

操作码发生电路250的寄存器251基于逻辑高电平的模式寄存器使能信号MRREN和逻辑高电平的列控制脉冲RD_AYP来输出储存在其中的储存数据SD<1:8>。

控制电路230的管道控制电路232通过列控制脉冲RD_AYP的第二脉冲来产生被使能为逻辑高电平的第二输入控制信号PIN<2>。

操作码发生电路250的管道电路252基于逻辑高电平的第二输入控制信号PIN<2>来锁存储存数据SD<1:8>。

控制器110向半导体器件120输出时钟CLK、芯片选择信号CS和命令地址CA<1:N>，以执行第一读取操作READ。

在时间点T3，列控制电路220基于芯片选择信号CS和命令地址CA<1:N>来产生具有逻辑高电平的第三脉冲的列控制脉冲RD_AYP，以同步于第一内部时钟ICLK和第二内部时钟ICLKB来执行读取操作READ。列控制电路220基于芯片选择信号CS和命令地址CA<1:N>来产生逻辑低电平的模式寄存器使能信号MRREN，以同步于第一内部时钟ICLK和第二内部时钟ICLKB来执行读取操作READ。

核心电路240基于逻辑低电平的模式寄存器使能信号MRREN和逻辑高电平的列控制脉冲RD_AYP来输出储存在其中的内部数据ID<1:8>。

控制电路230的管道控制电路232通过列控制脉冲RD_AYP的第三脉冲来产生被使能为逻辑高电平的第三输入控制信号PIN<3>。

在时间点T4，延迟电路231通过将时间点T1的列控制脉冲RD_AYP延迟来产生具有逻辑高电平的第一脉冲的预输入控制信号PIN_PRE。

输出控制电路232_2通过预输入控制信号PIN_PRE的第一脉冲来产生以逻辑高电平计数的第一计数信号CNT<1>。

输出控制电路232_2的锁存电路233_3基于逻辑高电平的第一计数信号CNT<1>来从被锁存的模式寄存器使能信号MRREN产生逻辑高电平的模式寄存器控制信号MRR_CTR。

在时间点T5，延迟电路231通过将时间点T4的预输入控制信号PIN_PRE延迟来产生具有逻辑高电平的第一脉冲的读取控制信号RD_CTR。

输出控制电路232_2基于逻辑高电平的模式寄存器控制信号MRR_CTR来从第一计数信号CNT<1>产生逻辑高电平的第一输出控制信号POUT<1>。

操作码发生电路250的管道电路252基于逻辑高电平的第一输出控制信号POUT<1>而从在时间点T1锁存的储存数据SD<1:8>产生操作码OP<1:8>。

输入/输出电路260的选择传输电路261基于逻辑高电平的模式寄存器控制信号MRR_CTR来输出操作码OP<1:8>作为选择数据SEL<1:8>。

输入/输出电路260的同步电路262同步于逻辑高电平的读取控制信号RD_CTR来输出选择数据SEL<1:8>作为数据DATA<1:8>。

在时间点T6，延迟电路231通过将时间点T2的列控制脉冲RD_AYP延迟来产生具有逻辑高电平的第二脉冲的预输入控制信号PIN_PRE。

输出控制电路232_2通过预输入控制信号PIN_PRE的第二脉冲来产生以逻辑高电平计数的第二计数信号CNT<2>。

输出控制电路232_2的锁存电路233_3基于逻辑高电平的第二计数信号CNT<2>来从被锁存的模式寄存器使能信号MRREN产生逻辑高电平的模式寄存器控制信号MRR_CTR。

在时间点T7，延迟电路231通过将时间点T6的预输入控制信号PIN_PRE延迟来产生具有逻辑高电平的第二脉冲的读取控制信号RD_CTR。

输出控制电路232_2基于逻辑高电平的模式寄存器控制信号MRR_CTR而从第二计数信号CNT<2>产生逻辑高电平的第二输出控制信号POUT<2>。

操作码发生电路250的管道电路252基于逻辑高电平的第二输出控制信号POUT<2>而从在时间点T2锁存的储存数据SD<1:8>产生操作码OP<1:8>。

输入/输出电路260的选择传输电路261基于逻辑高电平的模式寄存器控制信号MRR_CTR来输出操作码OP<1:8>作为选择数据SEL<1:8>。

输入/输出电路260的同步电路262同步于逻辑高电平的读取控制信号RD_CTR来输出选择数据SEL<1:8>作为数据DATA<1:8>。

在时间点T8，延迟电路231通过将时间点T3的列控制脉冲RD_AYP延迟来产生具有逻辑高电平的第三脉冲的预输入控制信号PIN_PRE。

输出控制电路232_2通过预输入控制信号PIN_PRE的第三脉冲来产生以逻辑高电平计数的第三计数信号CNT<3>。

输出控制电路232_2的锁存电路233_3基于逻辑高电平的第三计数信号CNT<3>来从被锁存的模式寄存器使能信号MRREN产生逻辑低电平的模式寄存器控制信号MRR_CTR。

在时间点T9，延迟电路231通过将时间点T8的预输入控制信号PIN_PRE延迟来产生具有逻辑高电平的第三脉冲的读取控制信号RD_CTR。

输出控制电路232_2基于逻辑低电平的模式寄存器控制信号MRR_CTR来产生逻辑低电平的第三输出控制信号POUT<3>。

操作码发生电路250的管道电路252不会基于逻辑低电平的第三输出控制信号POUT<3>来产生操作码OP<1:8>。

输入/输出电路260的选择传输电路261基于逻辑低电平的模式寄存器控制信号MRR_CTR来输出内部数据ID<1:8>作为选择数据SEL<1:8>。

输入/输出电路260的同步电路262同步于逻辑高电平的读取控制信号RD_CTR来输出选择数据SEL<1:8>作为数据DATA<1:8>。

电子设备100可以通过一个延迟电路将信号延迟来产生用于执行读取操作和模式寄存器读取操作的信号，从而减少面积。

图14是示出电子系统1000的配置的框图。如图14所示，电子系统1000可以包括主机1100和半导体系统1200。

主机1100和半导体系统1200可以使用接口协议彼此发送/接收信号。在主机1100和半导体系统1200之间使用的接口协议的示例可以包括MMC(多媒体卡)、ESDI(增强型小磁盘接口)、IDE(集成驱动电子设备)、PCI-E(外围组件快速互连)、ATA(高级技术附件)、SATA(串行ATA)、PATA(并行ATA)、SAS(串行附接SCSI)、USB(通用串行总线)等。

半导体系统1200可以包括控制器1300和半导体器件1400(K:1)。控制器1300可以控制半导体器件1400(K:1)执行读取操作和模式寄存器读取操作。半导体器件1400(K:1)中的每一个可以通过一个延迟电路将信号延迟来产生用于执行读取操作和模式寄存器读取操作的信号，从而减少面积。

控制器1300可以被实施为如图1中示出的控制器110。半导体器件1400(K:1)中的每一个可以被实施为如图1中示出的半导体器件120。基于一个实施例，半导体器件120可以被实施为DRAM(动态随机存取存储器)、PRAM(相变随机存取存储器)、RRAM(电阻式随机存取存储器)、MRAM(磁性随机存取存储器)和FRAM(铁电随机存取存储器)中的一种。

虽然上面已经描述了各种实施例，但对于本领域技术人员来说，应理解为所描述的实施例仅是示例。因此，本文中所描述的电子设备不应基于所描述的实施例而受到限制。