一种存储阵列电路结构及大型存储阵列电路结构
阅读说明：本技术 一种存储阵列电路结构及大型存储阵列电路结构 (Storage array circuit structure and large-scale storage array circuit structure ) 是由 谢成民 崔千红 杨靓 李海松 李立 马蕊 朱吉喆 于 2021-08-27 设计创作，主要内容包括：本发明一种存储阵列电路结构及大型存储阵列电路结构,在存储阵列分为上存储列阵和下存储列阵,同时在其端部均分别连接灵敏放大器、读写驱动模块和列地址译码电路,上存储列阵的存储单元将由上面的灵敏放大器读出,下存储列阵将由下面的灵敏放大器读出,这样不仅会减小分块设计的级数,避免引入多余的外围电路,进而减小存储器的版图面积,增加版图密度,实现静态存储器存取速度的提升以及功耗的降低。本发明相比较传统分块设计的结构,减小了位线放电幅度进而负载,降低了最坏路径延迟和存储器的功耗,达到提高整体存储器读取速度的目的；最后,本发明所提出的方法适用于各种存储器的电路架构设计,具有良好的应用前景和经济效益。(The invention relates to a memory array circuit structure and a large-scale memory array circuit structure.A memory array is divided into an upper memory array and a lower memory array, and meanwhile, the end parts of the upper memory array and the lower memory array are respectively connected with a sensitive amplifier, a read-write driving module and a column address decoding circuit, a memory unit of the upper memory array is read by the upper sensitive amplifier, and the lower memory array is read by the lower sensitive amplifier, so that the stage number of block design is reduced, the introduction of redundant peripheral circuits is avoided, the layout area of a memory is further reduced, the layout density is increased, and the improvement of the access speed of a static memory and the reduction of power consumption are realized. Compared with the structure of the traditional block design, the structure reduces the bit line discharge amplitude and the load, reduces the worst path delay and the power consumption of the memory, and achieves the aim of improving the reading speed of the whole memory; finally, the method provided by the invention is suitable for the circuit architecture design of various memories, and has good application prospect and economic benefit.)
技术领域
本发明属于微电子技术方向，高速低功耗数据存储领域，具体涉及一种存储阵列电路结构及大型存储阵列电路结构。
背景技术
随着存储器设计的高速低功耗需求以及制造技术的发展，使得现有的存储器难以达到集成电路市场指标需求。
目前业界探索各种方法来达到速度和功耗的平衡，其中包括存储单元的研发、时序控制模块的研发等。目前较常用的电路架构如图1，存储器包含以下模块，存储单元阵列模块、行列译码器模块、灵敏放大器以及读写驱动模块、时序控制电路和输出电路。存储阵列分四块设计，上下左右各一块，其中每上下两块共用一个列译码电路、灵敏放大器以及写驱动电路，整个存储器的中间为行译码地址电路以及时序控制模块电路。存储器的地址信号被分为行地址和列地址，当行译码器接收行地址信号，选中一根字线触发一行存储阵列，同时列译码器接收列地址信号，可在所选的行中找出一个所需要的字电路原理图如图2。
然而随着存储容量的增大，译码器和存储阵列的面积也会相应的增大，位线的长度以及位线上对应的负载电容也随之增加。当行列译码器选中需要访问的存储地址并进行读写操作时，距离灵敏放大器较近的存储单元和离灵敏放大器较远的存储单元的读取速度将会有很大的区别，访问离灵敏放大器较近的存储单元的路径较短，最短为1个存储单元，而访问较远的存储单元的路径较长，例如一个存储器阵列有2m行2n列，路径最长达到2m/2个存储单元，位线上的金属线电容和存储单元负载电容较重，访问时间较长。存储器的访问时间只能与最远距离的存储地址访问时间相同，较远的存储单元的数据读出将会是影响存储器读取速度的重要原因。同时由于存取速度的影响，位线上的电压降也会很大，导致存储器的功耗升高，因此字线位线太长将会对存储器的读写时间以及功耗产生较大影响。
为了解决这个问题，在对大容量存储器结构设计中，也可采取更多级分块设计的方法，从而降低最坏路径下的延时，提高SRAM速度和降低功耗，如图3所示，将存储器分P个小块，每一小块的组成架构与图2相同，每块中有存储阵列、一个本地行译码和列译码，存储单元的选择也是基于各块对应的行地址和列地址，另外还有一个块地址主要负责在P个小块中选出需要读写的一块。通过分级字线结构以及多路选择位线技术，每次地址有效后，先由块地址进行译码，选中P小块中的其中1块进行读写操作，然后再进行图2中描述的读写操作。如此使得电路工作时只有个别块被选中，未被选中的块中的行列译码和灵敏放大器都不工作，优点是功耗不会有太大影响；缺点是如果需要保证选中的块中的字线和位线的长度保持在一定的界限内，就需要进行更多级的分级，不仅在横向需要多级分块，同时纵向也需要多级的分块，这样才会避免位线负载过大带来的一系列问题，这就需要增加更多的译码电路以及控制电路，即需要牺牲面积来达到速度和功耗的平衡。
发明内容
针对现有技术中存储阵列电路结构存在功耗大和传导时间长的问题，本发明提供一种存储阵列电路结构。
本发明是通过以下技术方案来实现：
一种存储阵列电路结构，其特征在于，包括上存储列阵和下存储列阵；
所述上存储列阵和下存储列阵相对远离的两端均依次设置有灵敏放大器、读写驱动模块和列地址译码电路，用于分别满足上存储列阵和下存储列阵的信号SA逻辑运算，所述读写驱动模块连接数据单元；
所述上存储列阵和下存储列阵相同一侧分别连接行地址译码电路。
进一步，所述行地址译码电路用于对输入的行地址信号进行译码，并选择上存储列阵或下存储列阵进行输入。
进一步，所述上存储列阵和下存储列阵的位线和字线的交汇点分别形成存储单元。
进一步，所述上存储列阵和下存储列阵的阵列高度等于其各自的位线长度。
进一步，所述行地址译码电路包括一位地址信号的高位地址信号。
进一步，所述一位地址信号通过反相器与上存储列阵或下存储列阵两侧的灵敏放大器连接。
一种大型存储阵列快速读取电路结构，其特征在于，包括多个所述一种存储阵列电路结构；
所述多个存储阵列快速读取电路结构之间通过分级字线结构和多路选择位线技术连接。
进一步，还包括预选读取操作模块、时序控制模块、X地址缓冲器、Y地址缓冲器和IO缓冲器；
所述X地址缓冲器输出端分别连接时序控制模块和预选读取操作模块的预译码电路；
所述Y地址缓冲器的输入端连接预选读取操作模块的列地址译码电路，输出端接入时序控制模块；
所述时序控制模块输出端连接预选读取操作模块的灵敏放大器；
所述IO缓冲器与所有灵敏放大器双向连接。
与现有技术相比，本发明具有以下有益的技术效果：
本发明一种存储阵列电路结构，在存储阵列分为上存储列阵和下存储列阵，同时在其端部均分别连接灵敏放大器、读写驱动模块和列地址译码电路，上存储列阵的存储单元将由上面的灵敏放大器读出，下存储列阵将由下面的灵敏放大器读出，这样不仅会减小分块设计的级数，避免引入多余的外围电路，进而减小存储器的版图面积，增加版图密度；在行译码地址电路中有一位地址信号可以实现将存储阵列分为上存储阵列和下存储阵列，进而可以缩短位线长度，减小位线负载电容，实现静态存储器存取速度的提升以及功耗的降低。本发明相比较传统分块设计的结构，减小了位线放电幅度，降低了最坏路径延迟和存储器的功耗，达到提高整体存储器读取速度的目的；最后，本发明所提出的方法适用于各种存储器的电路架构设计，具有良好的应用前景和经济效益。
进一步的，所述一位地址信号选用行译码地址中的高位地址信号，能够保证低位地址的连续性，减少存储阵列电路的负荷量。
进一步的，所述一位地址信号为行译码地址电路中选择上存储阵列和下存储阵列的地址信号，由此可实现上下划分，将该地址与灵敏放大器的使能信号SA进行逻辑运算，即进行与非、或非运算，同时能够满足上存储列阵和下存储列阵对信号的分批次处理，提高整体运算效率和降低运算耗能。
本发明一种大型存储阵列电路结构多个存储阵列快速读取电路结构之间通过分级字线结构和多路选择位线技术连接，能够达到更为快速的运算和更低的运行能耗。
附图说明
图1为传统存储器电路架构示意图；
图2为传统存储器电路原理图；
图3为传统超大容量存储器多级分块设计电路；
图4为本发明具体实施例中一种存储阵列电路结构示意图；
图5为本发明具体实施例中1Mbit存储器电路。
图中：上存储列阵1，下存储列阵2，灵敏放大器3，读写驱动模块4，列地址译码电路5，数据单元6，行地址译码电路7，地址信号8，存储单元9。
具体实施方式
下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。
本发明一种存储阵列电路结构，如图4所示，通过对现有静态存储器整体架构的优化设计，具体包括上存储列阵1和下存储列阵2；
所述上存储列阵1和下存储列阵2相对远离的两端均依次设置有灵敏放大器3、读写驱动模块4和列地址译码电路5，用于分别满足上存储列阵1和下存储列阵2的信号SA逻辑运算；
所述读写驱动模块4连接数据单元6；且上存储列阵1和下存储列阵2相同一侧分别连接行地址译码电路7，这样设计不仅会减小分块设计的级数，避免引入多余的外围电路，进而减小存储器的版图面积，增加版图密度；
进一步的，所述行地址译码电路7用于对输入的行地址信号进行译码，并选择上存储列阵1或下存储列阵2进行输入，进而实现信号的存储。
进一步的，所述上存储列阵1和下存储列阵2的位线和字线的交汇点分别形成存储单元9；同时，所述上存储列阵1和下存储列阵2的阵列高度等于其各自的位线长度，进而相较于传统的存储阵列电路结构，可以达到缩短位线长度，减小位线负载电容，实现静态存储器存取速度的提升以及功耗的降低。
本发明提供的一种优选实施例为，所述一位地址信号8为行译码地址中的高位地址信号8，这样能够保证低位地址的连续性，较少存储阵列电路的负荷量；
进一步的，所述一位地址信号8通过反相器与上存储列阵1或下存储列阵2两侧的灵敏放大器3连接，具体的，一位地址信号8为行译码地址电路7中选择上存储阵列1和下存储阵列2的地址信号，进而可实现上下划分，将该地址与灵敏放大器3的使能信号SA进行逻辑运算，即进行与非、或非运算，同时能够满足上存储列阵1和下存储列阵2对信号的分批次处理，提高整体运算效率和降低运算耗能。
进一步的，本发明提供的一种优选实施例为，一位地址信号8选择下存储列阵2一侧的灵敏放大器3，其判断和选择过程为：若一位地址信号8为1时，则输出至上存储列阵1，若一位地址信号8为0时，则输出至下存储列阵2一侧的灵敏放大器3，具体的由存储阵列下端的列地址译码电路5以及灵敏放大器3进行读取，本发明可将位线长度缩小一半，使位线负载降低，同时，当一位地址信号8选择与上存储列阵1连接，其判断和选择过程则与上述结果相反，具体的，反相器连接上存储列阵1或下存储列阵2有实际情况进行决定，本发明不做限定。
本发明一种大型存储阵列快速读取电路结构，包括多个一种存储阵列电路结构；
所述多个存储阵列快速读取电路结构之间通过分级字线结构和多路选择位线技术连接。
具体的，一种大型存储阵列快速读取电路结构还包括预选读取操作模块、时序控制模块、X地址缓冲器、Y地址缓冲器和IO缓冲器；
所述X地址缓冲器输出端分别连接时序控制模块和预选读取操作模块的预译码电路；
所述Y地址缓冲器的输入端连接预选读取操作模块的列地址译码电路5，输出端接入时序控制模块；
所述时序控制模块输出端连接预选读取操作模块的灵敏放大器3；
所述IO缓冲器与所有灵敏放大器3双向连接。
本发明提供的另一种优选实施例为，如图5所示，采用本发明一种存储阵列电路结构组成的1Mbit存储器电路，
将存储阵列分为4块存储单元阵列，每块存储阵列容量为256Kbit，包含512行512列，每块存储阵列模块中在上下两边均配备有列地址译码电路5、灵敏放大器3和读写驱动模块4组成的电路，当地址有效后，先由一位地址进行块选择，确定四块存储阵列中具体工作的块，再由一位地址信号8在所选的块中进行上下位线选择，如果选中的位线为上位线，则通过上面的灵敏放大器3读取数据，反之则通过下面的灵敏放大器3读取数据，之后再将数据传输至IO端。
如果用传统的设计架构，每个存储阵列模块中共有512根字线和512根位线，即每条位线上有512个存储单元。如果版图设计中一个存储单元的物理尺寸为W(字线方向)×L(位线方向)。一条位线的负载长度为512L，若采用集总方式计算，负载电阻为R，负载电容为C。
采用本发明中的架构设计电路，将存储阵列进行分位线设计，使得一条位线上的单元数量减半，即一条位线上只有256个存储单元，负载长度减小为256L，为原来的1/2，由于负载电阻和负载电容都与负载线长成正比，则负载电阻为R1＝R/2，负载电容为C1＝C/2。存储器进行读操作时，两根位线中的其中一根位线放电，另一根位线保持预充电值VDD，当放电位线上的电压V(t)从VDD降低到80％VDD，根据RC电路的固有响应满足以下公式：
v(t)＝V0×e^(-t/RC)(其中V0为电源电压VDD)。
由此可推导出
由以上公式可计算，当负载电阻R以及负载电容C都降低为原来的1/2时，电压降低到同样的幅度所需的时间t可降低为原来的1/4。
因此，相比较普通架构而言，此电路结构可将位线长度缩短至原来的一半，位线负载降低至原来的一半，加快存储器数据存取速度，同时减小位线放电幅度，从而降低功耗；相比较多级分块的电路架构而言，节省了面积。
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