具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

请参照图1A，在衬底100上形成绝缘层102、栅极导体层104及硬掩模层HM1，并进行光刻与蚀刻工艺将其图案化成多个堆叠结构SK1。衬底100可以是半导体，例如是硅。绝缘层102例如是氧化硅。栅极导体层104例如是N型掺质的多晶硅。此处以及以下提及的N型掺质例如是磷或砷。硬掩模层HM1及以下提及的硬掩模层HM2至HM7的材料例如是SiO₂、SiN、SiCN、SiON、类钻石(DLC)、具有高选择性与透明度膜层(highly selective andtransparent film，HST)如碳基材料(carbon base material)等。硬掩模层HM1至HM7可以相同或相异。每个堆叠结构SK1例如是呈矩形；多个堆叠结构SK1例如排列成包含多行与多列的矩阵，如图5A与图5B所示。

请参照图1B与图5B，在堆叠结构SK1的侧壁形成栅介电层106，再于栅介电层106的侧壁形成环绕堆叠结构SK1的半导体层108。形成栅介电层106与半导体层108的方法可以是在衬底100上形成例如是氧化硅的介电材料层并进行各向异性蚀刻工艺，之后再沉积例如是P型掺质的多晶硅半导体材料层并进行各向异性蚀刻工艺。P型掺质例如是硼或三氟化硼。

请参照图1C，在衬底100上形成硬掩模层HM2，并在硬掩模层HM2表面的凹陷区形成平坦层PL1，使硬掩模层HM2的表面与平坦层PL1的表面大致共平面。平坦层PL1及以下提及的2至PL5例如是旋涂式玻璃(SOG)或是旋涂碳(SOC)。平坦层PL1至PL5可以相同或相异。

请参照图1D与图5A，在硬掩模层HM2与平坦层PL1上形成硬掩模层HM3。接着，在硬掩模层HM3上形成光刻胶图案PR1。光刻胶图案PR1包括多个沿着Y方向延伸且沿着X方向并排的长条状图案。每一个长条状的图案覆盖下方多个对应的堆叠结构SK1。

请参照图1E，以光刻胶图案PR1为掩模，进行各向异性蚀刻工艺，将硬掩模层HM3图案化为硬掩模层HM3’。之后将光刻胶图案PR1移除。

请参照图1F、图2A与图5A，在硬掩模层HM3’的表面形成平坦层PL2与光刻胶图案PR2。光刻胶图案PR1包括多个沿着X方向延伸且沿着Y方向并排的长条状图案。每一个长条状的图案覆盖下方对应的多个堆叠结构SK1。

请参照图1G、图2B、图3A与图5B，以光刻胶图案PR2为掩模，进行各向异性蚀刻工艺，将硬掩模层HM3’图案化为硬掩模层HM3”。之后将光刻胶图案PR2以及平坦层PL2移除。接着，以硬掩模层HM3”为掩模，对硬掩模层HM2进行各向同性或各向异性蚀刻工艺，以形成硬掩模层HM2’，裸露出堆叠结构SK1的转角处的半导体层108，其为部分P1。半导体层108的另一部分P2被沿着Y方向延伸的硬掩模层HM2’覆盖。半导体层108的又一部分P3被沿着X方向延伸硬掩模层HM3”覆盖。

请参照图3B与图5B，以遮蔽半导体层108的部分P2与P3的硬掩模层HM3”及HM2’为掩模，进行离子注入工艺110，以在半导体层108的部分P1中注入N型掺质，形成具有N型掺杂的半导体层108’。

请参照图3B、图3C与图5B，在衬底100上形成间隙壁材料层，然后进行各向异性蚀刻工艺，以在硬掩模层HM3”及HM2’及半导体层108’的侧壁形成间隙壁SP1，并在半导体层108’的侧壁形成间隙壁SP2。间隙壁材料层例如是氧化硅层。接着，以硬掩模层HM3”、HM2’以及间隙壁SP1为掩模，进行离子注入工艺112，以在半导体层108’中注入N型掺质，形成具有N型浓掺杂的浓掺杂区108”。

请参照图3D、图4、图5B，进行蚀刻工艺，以移除间隙壁SP1及SP2，裸露出浓掺杂区108”。堆叠结构SK1的侧壁被栅介电层106以及半导体层108环绕。半导体层108包括四个部分P1、两个部分P2及两个部分P3。部分P1在堆叠结构SK1的四个转角处，其包括具有N型掺杂的半导体层108’以及具有N型掺杂的浓掺杂区108”，其位于部分P2及P3的侧壁。部分P2具有P型掺质，被硬掩模层HM2’覆盖；部分P3具有P型掺质，被硬掩模层HM3”覆盖。

请参照图5B，在本实施例中，堆叠结构SK1的栅极导体层104作为两个晶体管Tr1、Tr2的共同栅极体层；栅介电层106作为两个晶体管Tr1、Tr2的共同栅介电层；半导体层108的两个部分P2可分别作为第一与第二晶体管的沟道层CH1与CH2。沟道层CH1与CH2又可称为垂直沟道层，其与堆叠结构SK1形成三明治结构。在沟道层CH1两侧及沟道层CH2两侧的浓掺杂区108”(P3)可分别作为晶体管Tr1的源极区S与漏极区D及晶体管Tr2的源极区S与漏极区D。

请参照图3D与图5C，在衬底100上依序形成绝缘层114、硬掩模层HM4、平坦层PL3以及光刻胶图案PR3。绝缘层114例如是氧化硅。平坦层PL3可以经由化学机械抛光工艺(CMP)平坦化，使平坦层PL3的表面与硬掩模层HM4的表面共平面。光刻胶图案PR3具有多个条状开口OP1。开口OP1对应预定形成RRAM区域。

请参照图3E与图5C，以光刻胶图案PR3为掩模，进行蚀刻工艺，以移除开口OP1所裸露出的绝缘层114与硬掩模层HM4，使部分的半导体层108”及衬底100的表面裸露出来。蚀刻工艺例如是湿式蚀刻工艺，使用的蚀刻剂例如是稀释的氢氟酸溶液(DHF)以及磷酸。之后，移除光刻胶图案PR3。然后，在衬底100上形成用于RRAM的堆叠层SK2。堆叠层SK2包括由下而上堆叠的第一电极层BE、可变电阻层TMO、盖层CP1以及第二电极层TE。第一电极层BE与第二电极层TE的材料包括Ti、TiN、Ta、TaN、Pt、Au、Ir、Ru、W、Al、Zr、Hf、Ni、Cu、Co、Fe、或其组合，其形成方法可例如是物理气相沉积法或化学气相沉积法。可变电阻层TMO的材料可包括金属氧化物，例如是氧化铪(可例如是HfO或HfO₂等)、氧化镧、氧化钆、氧化钇、氧化锆、氧化钛、氧化钽、氧化镍、氧化钨、氧化铜、氧化钴、氧化铁、氧化铝或其组合，其形成方法例如是化学气相沉积法。盖层CP1及后续提及的盖层CP2的材料例如是化学气相沉积法形成的氧化铝、铪、氧化钽或其组合。盖层CP1及CP2可以相同或相异。

请参照图3F与图5D，对堆叠层SK2进行各向异性蚀刻工艺，以形成间隙壁SP3与SP4。间隙壁SP4可作为RRAM的存储单元R。在本实施例中，每一个堆叠结构SK1及其周围的半导体层108建构两个晶体管Tr1、Tr2(图5B)，并且每一个堆叠结构SK1周围有两个与其电性连接的存储单元R(间隙壁SP4)。存储单元R的高度与堆叠结构SK1的高度大致相等，分别位于两个晶体管的漏极区D(浓掺杂区108”)的侧壁上。每一个存储单元R的第一电极层BE与对应的晶体管的漏极区D电性连接。作为源极区S的半导体层108”的侧壁上则未形成间隙壁SP4。同一行的多个堆叠结构SK1旁的存储单元R排列成一行。每一个堆叠结构SK1旁的两个存储单元R与相邻的堆叠结构SK1旁的两个存储单元R相邻。

请参照图3G，在衬底100上形成盖层CP2、硬掩模层HM5、平坦层PL4及光刻胶图案PR4。平坦层PL4可以经由CMP平坦化，使平坦层PL4的表面与硬掩模层HM5的表面共平面。光刻胶图案PR4具有沿着Y方向延伸且沿着X方向排列的多个开口OP2与OP3。开口OP2对应预定形成位线的区域；开口OP3对应预定形成源极线的区域。

请参照图3H，以光刻胶图案PR4为掩模，进行蚀刻工艺，以形成沟渠T1以及T2。沟渠T1的侧壁裸露出存储单元R的第二电极层TE；沟渠T2的侧壁裸露出作为源极区S的浓掺杂区108”。蚀刻工艺例如是干蚀刻以及湿式蚀刻工艺。之后，移除光刻胶图案PR4。

请参照图3I，在衬底100上以及沟渠T1与T2中形成阻挡层116及导体层118。阻挡层116例如是钛、氮化钛或其组合。导体层118可以是金属层，例如是钨。

请参照图3J与图5D，进行回蚀刻工艺，以移除硬掩模层HM5上的阻挡层116及导体层118，进而在沟渠T1中形成位线BL1，并在沟渠T2中形成源极线SL1。如图5D所示，位线BL1与源极线SL1分别沿着Y方向延伸，且彼此交替设置。位线BL1与Y方向上相邻两列(column)的多个存储单元R的第二电极层TE电性连接。源极线SL1与Y方向上相邻两列的作为源极区S的多个浓掺杂区108”电性连接。

请参照图3K，在衬底100上形成硬掩模层HM6及光刻胶图案PR5。光刻胶图案PR5具有与堆叠结构SK1的位置相对应的多个开口OP4。

请参照图3L，进行各向异性蚀刻工艺，以形成多个接触窗孔(contact hole)120。每一接触窗孔120裸露出堆叠结构SK1的硬掩模层HM1。

请参照图3M与图1H，在接触窗孔120之中形成填充层122，并且在填充层122上形成平坦层PL5。填充层122例如是SOC；平坦层PL5例如是旋涂抗反射层(spin on siliconanti-reflection coating,，SOSA)或含硅硬掩模底抗反射层(silicon-containing hard-mask bottom anti-reflection coating，SHB)。

请参照图2C与图1I，在衬底100上形成光刻胶图案PR6。光刻胶图案PR6具有沿着X方向延伸且沿着Y方向排列的多个开口OP5。开口OP5对应预定形成字线的区域。

请参照图1J与图2D，以光刻胶图案PR6为掩模，进行各向异性蚀刻工艺，移除接触窗孔120裸露的硬掩模层HM1，以裸露出栅极导体层104，并移除部分的硬掩模层HM6，以形成多个沟渠T3。每一沟渠T3沿着X方向延伸，与X方向上多个堆叠结构SK1上的接触窗孔120空间上连通。此时，硬掩模层HM6被蚀刻之后，形成硬掩模层HM6’。在字线区域的硬掩模层HM6’的厚度Tw比在字线区域以外的区域的硬掩模层HM6’的厚度Tn薄。

请参照图1K与图2E，在衬底100上以及沟渠T3与接触窗孔120之中形成阻挡层126及导体层128。阻挡层126例如是钛、氮化钛或其组合。导体层128可以是金属层，例如是钨。

请参照图1L、图2F与图5E，以字线区域以外的区域的硬掩模层HM6’为停止层，进行CMP工艺，以移除字线区域以外的区域的硬掩模层HM6’。留在接触窗孔120的阻挡层126及导体层128可作为字线接触窗WC1；留在字线区域的阻挡层126及导体层128可作为字线WL1。字线WL1沿着X方向延伸且沿着Y方向排列。每一条字线WL1经由字线接触窗WC1与下方同一列的栅极导体层104电性连接。

请参照图1M、图2G及图3N，在衬底100上形成硬掩模层HM7及绝缘层130。绝缘层130例如是氧化硅。至此，完成三维半导体装置的第1层半导体装置层t1的制作。

请参照图3O及图6A，依照上述三维半导体装置的第1层半导体装置层t1的方法制作依续堆叠的三维半导体装置的第2层半导体装置层t2与第3层半导体装置层t3。三维半导体装置可以堆叠更多层半导体装置层，不以3层为限。三维半导体装置的第1层半导体装置层t1包括多个晶体管T1、多个存储单元R1、多条位线BL1、多条源极线SL1及多条字线WL1。三维半导体装置的第2层半导体装置层t2包括多个晶体管T2、多个存储单元R2、多条位线BL2、多条源极线SL2及多条字线WL2。第3层半导体装置层t3包括多个晶体管T3、多个存储单元R3、多条位线BL3、多条源极线SL3及多条字线WL3。位线BL1、BL2、BL3的末端、源极线SL1、SL2、SL3的末端、字线WL1、WL2、WL3的末端可以分别呈阶梯状。

请参照图6B，在位线BL1、BL2、BL3的末端形成位线接触窗BC1、BC2、BC3。在源极线SL1、SL2、SL3的末端形成源极线接触窗SC1、SC2、SC3。在字线WL1、WL2、WL3的末端形成字线接触窗WC1、WC2、WC3。之后可以再进行后续的内连等工艺。

图7A为本发明实施例的三维半导体装置的第一层半导体装置层的等效电路图。图7B为对图7A所示的存储器进行程序化操作的示意图。

请参照图7A、图7B与表1，在对RRAM的存储单元R，例如是R₂进行程序化以写入数据“0”时，对WL₀施加电压以致能WL₀，并其他的WL则施加0V。并且对SL₀施加正电压，对BL₁及SL₁施加0V。由于SL1的电压与BL₁的电压相等(电位差为0)，因此，即使致能WL₀，存储单元R₃也不会程序化，因此可以避免存储单元R₃对存储单元R₂的误动作(干扰)。在对存储单元R₂行程序化以写入数据“1”时，对WL₀施加程序化电压以致能WL₀，其他的WL则施加0V，并且对SL₀施加0V，对BL₁及SL1施加相同的正电压。由于SL1的电压与BL1的电压相等(电位差为0)，因此，即使致能WL₀，存储单元R₃也不会程序化，因此可以避免存储单元R₃对存储单元R₂的误动作(干扰)。

表1

注：在WL₀、WL₁、BL₀、BL₁、SL₀、SL₁中，“1”表示施加程序化电压；“0”表示施加0V电压。

请参照图7A与表2在读取存储单元R₂时，对WL₀施加读取电压以致能WL₀，其他的WL则施加0V，对SL₀施加0V，并对BL₁及SL₁施加参考电压V_ref，例如0.2V。由于SL₁的电压与BL₁的电压相等(电位差为0)，因此，即使致能WL₀，也不会读取存储单元R₃，故可以避免存储单元R₃对存储单元R₂的误动作(干扰)。

表2

注：在WL₀、WL₁、BL₀、BL₁、SL₀、SL₁中，“1”表示施加读取电压；“0”表示施加0V电压；“V_ref”表示施加参考电压。

综上所述，本发明实施例提出的三维半导体装置具有堆叠的多层半导体层，每一层半导体装置层有具有多个垂直沟道的晶体管以及设置在栅极结构的侧壁旁的多个RRAM。每一层半导体装置层具有平坦的表面，易于下一层半导体装置层的制作。而且此存储装置为一晶体管一存储单元(1T1R)，因此可以避免潜行路径的问题。