具体实施方式

现将详细参考实施例，其示例在附图中示出。在以下详细描述中，列出了许多具体细节，以提供对所描述的各个实施例的全面理解。然而，对于本领域的普通技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践所描述的各个实施例。另一方面，没有详细描述已知的方法、工艺、组件、电路和网络，以免对实施例的某些方面造成不必要的混淆。

关于电可擦可编程非易失性存储单元的实施例，根据一些实施例，有时称之为NOR存储单元或分裂栅极NOR存储单元。图1A是一对存储单元100，101的横截面。存储单元彼此镜像，存储单元形成于共享源极线150的每一侧并包括共享源极线150。简洁起见，本公开的其余部分仅引用一个存储单元，即存储单元101。然而，可以理解的是，相邻存储单元100具有对应特征并且在相似情况下表现相似。在一些实施例中，存储单元100和101对应于名称为“具有垂直浮动栅极的NOR存储单元”的美国专利申请(申请号为16/122，800)图1至图4中所描述的存储单元100和101，其全部内容通过引用接合在本公开中。

在一些实施例中，存储单元101包括具有第一衬底区域104(有时称为漏极区域)和沟槽区域106(有时称为源极区域或源极线区域)的半导体衬底102。在一些实施例中，第一衬底区域104用作漏极，但应了解，晶体管的源极和漏极可在操作过程中进行切换。衬底102还包括水平表面111，所述水平表面设置在漏极区域104的上方并且在横向方向上朝向沟槽区域106延伸。在一些实施例中，表面111的至少一部分是硅-氧化物界面(例如，介于硅衬底与氧化物基绝缘区域之间)。出于本公开的目的，术语“沟槽”描述的是衬底材料被移除的区域，因此没有衬底材料，而术语“沟槽区域”描述了衬底与沟槽相邻的各个区域。

在一些实施例中，存储单元101还包括导电控制栅极120(文中有时称为字线)、导电浮动栅极130和设置在控制栅极120和浮动栅极130之间的绝缘区140(文中有时称为栅分离绝缘区域或氧化层)。在一些实施例中，浮动栅极130包括设置在沟槽内部的第一部分和设置在沟槽上方并从沟槽延伸出去的第二部分。在一些实施例中，第二部分比第一部分长。在一些实施例中，第二部分包括尖端(例如，位于最靠近擦除栅极170的浮动栅极的端部)。在一些实施例中，第二部分包括不尖的尖端，但所述尖端的直径基本上等于浮动栅极的第一部分的直径。换句话说，虽然在一些实施例中浮动栅极130的尖端是锥形的(如图1A所示)，但其他实施例中的浮动栅极非常薄，以至于浮动栅极的尖端直径和主体直径基本相同(未显示)。

在一些实施例中，存储单元101还包括电连接到沟槽区域106的底部的导电源极线150。源极线150从衬底延伸出去。在一些实施例中，源极线150包括至少部分地设置在沟槽内部并且电连接到沟槽区域106的底部的第一部分，以及设置在第一部分上方的第二部分。在一些实施例中，源极线的至少一部分设置在沟槽外部。

在一些实施例中，存储单元101还包括位于所述浮动栅极130的至少一部分和所述源极线150的至少一部分之间的介电层。在一些实施例中，所述介电层是“薄”介电层，以便在浮动栅极130和源极线150之间提供强电容耦合。在一些实施例中，所述介电层包括氧化物和氮化物的组合，或其他高介电常数材料。在一些实施例中，所述介电层具有介于6nm和10nm之间的组合总厚度。

在一些实施例中，存储单元101还包括位于所述浮动栅极130的至少一部分和所述沟槽侧壁的至少一部分之间的绝缘层。在一些实施例中，所述绝缘层包括氧化物和氮化物的组合，或其他高介电常数材料。在一些实施例中，与传统的氧化硅层相比，所述绝缘层为热电子提供了较低的界面能垒(有时称为能垒高度)，以便被注入到浮动栅极130中。在一些实施例中，由所述绝缘层的介电材料提供的低界面能垒小于2.5eV(电子伏特)，并且在一些实施例中，所述低界面能垒小于2.0eV，或小于1.3eV。

在一些实施例中，存储单元101还包括与浮动栅极130绝缘并设置在浮动栅极130顶部的导电擦除栅极170。擦除栅极170通过绝缘层180与浮动栅极部分130绝缘，绝缘层180有时在本文中被称为擦除栅极绝缘区域，并设置在所述擦除栅极和所述第二浮动栅极部分的尖端之间。在一些实施例中，所述绝缘层是隧穿氧化物，隧穿电子通过隧穿氧化物在浮动栅极的尖端和擦除栅极之间移动。在一些实施例中，擦除栅极170进一步设置在所述源极线150的至少一部分的上方。在一些实施例中，位于浮动栅极130和擦除栅极170之间的电容耦合比浮动栅极130和源极线150之间的电容耦合弱得多，这有利于高效且快速地擦除所述存储单元。在一些实施例中，浮动栅极130、源极线150和控制栅极120之间的组合电容耦合比浮动栅极130和擦除栅极170之间的电容耦合大，其比率至少为5比1(即，电容耦合比至少为5比1)，并且在一些实施例中，前述电容耦合比至少为100比1、50比1或10比1。所述浮动栅极130和所述源极线150之间的强电容耦合(与浮动栅极和擦除栅极之间的电容耦合相比)是由浮动栅极130靠近源极线150，以及靠近所述源极线150的浮动栅极130的垂直面的大表面积造成的。在一些实施例中，浮动栅极130的尖端与擦除栅极之间的间距范围为至在一些实施例中，浮动栅极130与源极线150之间的间距为至(例如，)。

在一些实施例中，存储单元100的导电元件(例如，控制栅极120、浮动栅极130、源极线150和/或擦除栅极170)由适当掺杂的多晶硅构成。应了解，“多晶硅”是指至少部分地由硅或金属材料形成的、可用于形成非易失性存储单元导电元件的任何适当导电材料。此外，根据一些实施例，存储单元101的绝缘元件(例如，绝缘区域140和180)由二氧化硅、氮化硅和/或任何可用于构成非易失性存储单元绝缘元件的适当绝缘体。

在一些实施例中，如图1B所示，存储单元100和101是存储单元阵列中的存储单元，且位于半导体器件190的存储单元区域191中，所述存储单元有时被称为芯片或管芯，并且还包括外围电路区域192，其中逻辑电路(包括晶体管)有时在文中被称为外围晶体管。

图1C为存储单元100和101(例如，位于图1B中的存储单元区域191中)以及外围晶体管105(例如，位于图1B中的外围电路区域192中)的示例截面图。如示例所示，存储单元101包括控制栅极120，外围晶体管105包括栅极121。在一些实施例中，栅极120和121是在相同的制造步骤中制造的，详见下图29至图33。

图1D为一些实施例提供的存储单元阵列195的平面图。在一些实施例中，金属1位线103与漏极区域104互连。氧化物间隔件限定字线120同时延伸跨越有源区域196和绝缘区域198。所述自对准源极线150电连接到每行成对存储单元的源极区域。浮动栅极130设置在擦除栅极170下方的有源区域196中的沟槽中。在一些实施例中，金属2源极线151连接到源极线150(例如，图1A)。

制造工艺

图2至图33示出了一些实施例提供的存储单元(例如，存储单元101)制造工艺。根据一些实施例，工艺开始于图2，图2示出了硅衬底202和氧化层204(例如，薄栅氧化物)的截面图，多晶硅材料206沉积在硅衬底202和氧化层204的上方。图1和图28中描述的最终结构基本类似于申请号为16/122，800的美国专利申请中描述的存储单元结构。然而，本文描述的制造工艺实施例更简单，并且更容易控制。在申请号为16/122，800的美国专利申请的制造工艺中，当多晶硅被沉积用于所述集成电路的存储单元的控制栅极时，形成所述集成电路外围逻辑的晶体管尚未形成。但在本文描述的实施例中，外围晶体管基本上是完整的，以至于外围晶体管栅极与存储单元的控制栅极同时形成。具有不同氧化物厚度的外围晶体管被良好地限定。

参考图2，多晶硅206沉积在所述衬底202顶部的薄栅氧化层204(例如，厚度为)上。所述栅极氧化物204也用于外围逻辑晶体管(参见图29)。多晶硅206可以用作：(i)外围逻辑晶体管的栅极材料(也称为栅极导体材料)(见图33的栅极121)，以及(ii)所述存储单元的所述字线(见图33控制栅极120)。特别地，在工艺的这个阶段，所述外围电路区的晶体管区域看起来与图2所示的所述存储单元部分基本相同(见图29的区域191和区域192)，不同之处在于，在一些实施例中，所述外围晶体管栅极氧化物的厚度与薄栅氧化物204的厚度不同。通常来说，用作存储单元和外围电路的所述栅极氧化物204的厚度介于和之间。

参考图3，氧化层302(有时被称为第一堆叠氧化层)和氮化层304(例如，SiN)沉积在所述多晶硅206的顶部。有关该工艺步骤的放大图，请参见图29，图中包括所述存储单元区域191和所述外围电路区域192。

参考图4，所述源极线区域被限定(例如，利用蚀刻操作404)。所述源极线区域为每个存储单元限定所述去耦氧化物502、所述浮动栅极和所述源极线。在一些实施例中，利用掩膜402和蚀刻404打开所述源极线区域。

参考图5，晕环注入在所述衬底202中产生源极线晕环区域506以防止穿通。将去耦氧化物502沉积并蚀刻504，形成有助于形成具有锥形顶部的垂直浮动栅极的形状，如下所述(参见例如，图9，704)。

在申请号为16/122，800的美国专利申请描述的工艺中，间隔件蚀刻由顶部的氮化物掩膜限定，然后一直向下蚀刻(该申请中的图5C至图D)。在该工艺中，沉积并蚀刻相对厚度的氧化层(例如，)以形成间隔件。当所述氧化物向下蚀刻，所述硅开始被蚀刻时，晶片上的各种硅沟槽可能会变得不均匀。一些存储单元可能具有更深的沟槽，而其他单元可能具有更浅的沟槽，从而导致整个晶片产生均匀性问题。然而，在本申请描述的实施例中，可以沉积更薄的氧化层(例如，)并蚀刻所述氧化层以形成间隔件。因此，对于所述间隔件蚀刻，仅需要蚀刻的氧化物。由于较薄的氧化层更容易检测硅表面，因此该工艺的实施例允许更好地控制跨晶片的沟槽深度。

参考图6，蚀刻所述硅沟槽602。此时，将用作所述字线的栅极材料206已经存在。在申请号为16/122，800的美国专利申请描述的工艺中，所述字线将作为间隔件被沉积，并在工艺后期成形。但在本申请描述的实施例中，将会形成所述字线的多晶硅206此时已经在所述工艺中沉积，外围区域晶体管的栅极也已经在所述工艺中沉积。

参考图7，图中描绘了浮动栅极形成的开始。首先，沉积氧化层702(例如，厚度为或更小)，所述氧化层702有时被称为浮动栅极氧化层。然后沉积金属层704(例如，TiN，厚度为或更小)，所述金属层704有时被称为浮动栅极金属层。来自所述层704的金属形成所述浮动栅极。然后沉积可选氮化层706(例如，SiN，厚度为或更小)以保护所述金属层704，其中所述可选氮化层706有时被称为浮动栅极氮化层。

参考图8，沉积绝缘掩膜802，覆盖所述浮动栅极金属层704和氮化层706以用于浮动栅极分离。

参考图9，利用一个或多个限定蚀刻902对所述浮动栅极材料704图案化。在一些实施例中，蚀刻902蚀刻所述浮动栅极氧化层702、所述浮动栅极金属层704和所述浮动栅极氮化层706，使所述浮动栅极氧化层702的区域设置在(i)所述浮动栅极金属层704下方以及所述沟槽上方，以及(ii)所述浮动栅极金属层704与所述沟槽的侧壁之间。作为所述一个或多个蚀刻902的结果，存在垂直浮动栅极704以及垂直和水平设置在所述浮动栅极704和所述衬底202之间的氧化物间隔件区域904。在一些实施例中，使用化学机械抛光(CMP)工艺来设置所述浮动栅极704的高度。

参考图10，沉积耦合氧化物1002。所述耦合氧化物有时在本文中被称为CPOX，并且在一些实施例中，所述耦合氧化物类似于存储单元中使用的其他氧化物(例如，氧化物302)。然后，沉积保护层1004(例如，TiN，)以保护所述耦合氧化物1002。所述保护层1004在本文中有时被称为CPOX保护间隔件或耦合氧化物保护间隔件。所述保护层1004的目的是保护与所述浮动栅极1006相邻的所述耦合氧化物1002(对应于前图中的704)。所述耦合氧化物1002必须特别纯净。更具体地，如果任何杂质进入所述耦合氧化物1002(例如，来自后续蚀刻)，这可能会导致电荷泄漏问题。因此，一旦沉积所述耦合氧化物1002，立即沉积另一层(1004)以保护所述耦合氧化物1002。

参考图11，蚀刻TiN保护层1004和所述耦合氧化物1002(1102)。在一些实施例中，所述蚀刻是各向异性的，不会蚀刻所述耦合氧化物保护间隔件1004的垂直部分，而是蚀刻保护间隔件1004的顶部并延续到所述沟槽底部的硅衬底202。因此，暴露出与所述耦合氧化物1002和所述耦合氧化物保护间隔件1004相邻的沟槽的一部分，并且暴露第一堆叠氧化物层302上方的所述氮化层304。

参考图12，执行源极线结注入，在所述硅衬底202中形成源极线结注入区域1202，并且对所述注入退火。

参考图13，沉积阻挡层(例如，TiN)1302，然后沉积源极线栅极材料1304(例如，钨或多晶硅)。在钨沉积之前，附加的TiN1302防止了钨和硅之间的直接接触，其中直接接触可能导致不良行为。

参照图14，钨1304和TiN1302层被返回蚀刻(1402)，形成源极线150(图1A)。

参考图15，沉积另一层氧化物1502，所述氧化物1502有时被称为第二堆叠氧化层，有时被称为平坦化氧化层；该氧化层的目的是填充先前蚀刻(1402)留下的间隙。

参考图16，使用例如CMP工艺返回蚀刻(1602)所述氧化物1502，从而形成平坦表面(有时称之为平坦化)。

参考图17，在平坦化之后，通过例如剥离工艺1702来移除所述氮化物304。

参考图18，在所述氮化物304的原始位置(已被移除)沉积一层氮化物。然后，蚀刻掉所述氮化物(例如，使用各向异性蚀刻工艺)以形成氮化物间隔件1802(例如，宽度为或更小)。在后面的步骤中，氮化物空间1802用于形成字线间隔件(有时被称为氧化层的栅极间隔件部分)，用于限定所述存储单元的字线120。

参考图19，所述氧化物1502和302(见图18)被蚀刻(1902)，保留所述氮化物间隔件1802。

参考图20，所述氮化物间隔件1802(见图19)被剥离(2002)，暴露第一堆叠氧化层的一部分，所述第一堆叠氧化层覆盖将形成所述字线的栅导体材料的一部分(例如，多晶硅)206。所述第一堆叠氧化层的这部分有时被称为第一堆叠氧化物层的栅极间隔件、字线间隔件、第一字线间隔件或字线间隔件部分。然后，可选地沉积氮化层2004(例如，ALD(原子层沉积)氮化物，)以密封所述浮动栅极尖端2006。

参考图21，沉积隧穿介电层2102(例如，隧穿氧化物)(例如，厚度为或更小，例如)。所述隧穿介电层用于所述浮动栅极1006和所述擦除栅极之间的电子隧穿，以下将对此进行描述(参见图28，擦除栅极多晶硅2808)。

参考图22，多晶硅2202的保护层沉积在所述氧化层2102上。由于所述浮动栅极周围每个氧化层的纯度很关键(如上所述)，因此需要保护所述氧化物。本文中，用多晶硅材料2202来保护所述氧化物2102。

参考图23，使用例如抗蚀剂掩膜2302(例如，各向同性蚀刻)蚀刻2304保护所述多晶硅2202，所述保护多晶硅2202的一部分由抗蚀剂掩膜2302保护。

参考图24，虽然所述抗蚀剂掩膜2302仍然存在(例如，抗蚀剂被用作掩膜而不是多晶硅2202，因为多晶硅非常薄)，隧穿氧化物2102被蚀刻(2402)(例如，各向异性)以暴露所护字线多晶硅206。所述蚀刻还移除氮化物2004的暴露部分(即，氮化物2004未被多晶硅2202覆盖的部分)。多晶硅材料206上方的隧穿氧化物2102的保留部分有时被称为栅极间隔件、或字线间隔件或第二字线间隔件。然后移除所述抗蚀剂掩膜2302。在一些实施例中，位于多晶硅材料206(将要成为所述字线)上方的氧化物(有时被称为结合字线间隔件)的宽度约为(例如，氧化物1502(有时被称为第一字线间隔件)的或更少，且约为氧化物2102(有时称为第二字线的间隔)的)。氧化物间隔件的用作掩膜以限定之后的字线(见图26，206A)。

参考图25，沉积另一层多晶硅2502，所述多晶硅2502有时被称为擦除栅极多晶硅。在浮动栅极尖端和隧穿氧化物2102的上方有两层多晶硅(保护多晶硅层2202和附加多晶硅层2502)(例如，每层厚度大约为)。在一些实施例中，组合的两层多晶硅厚度约为这些多晶硅层最终将成为擦除栅极(见图28，2808)。

参考图26，使用掩膜2602来限定擦除栅极(2202和2502)和一个或多个外围晶体管栅极(未示出)，蚀刻(2604)多晶硅栅极材料206(图25)以形成字线多晶硅206A(图26，对应图31中的栅极120)和外围晶体管栅极多晶硅121(图31)。所述字线栅极206A在此步骤中被限定(直到现在，字线栅极都未被定义)。同时，所述外围晶体管栅极121(图31)在此步骤中被限定。相同的蚀刻还蚀刻由掩膜2602暴露的附加多晶硅层2502的部分，从而限定所述擦除栅极170(图1A)的横向范围。

在先前的制造工艺中(例如，申请号为16/122,800的美国专利申请中描述的工艺)，所述工艺从图2所示的步骤开始并继续执行图26所示的字线多晶硅限定步骤。然而，对于本申请中描述的实施例，在图2和图26中描述的步骤之间插入图3至图25中所示的步骤，以便在字线多晶硅206A(图31中的120)被限定并与外围晶体管多晶硅121(图31)分离之前形成存储单元的其余部分。由于在蚀刻2604过程中使用字线上方的所述氧化物1502和氧化物2102作为掩膜来形成所述字线，因此所述字线是自对准的。另一方面，所述擦除栅极和外围栅极由所述抗蚀剂掩膜2602(图26)限定。

图30和31包括图25和图26的放大图，包括存储单元100’和101’(这样指定是因为存储单元100和101尚未完全形成)以及外围电路区域192。在图30中，多晶硅层206和2502同时设置在所述存储单元区域191和所述外围电路区域192中。在图31中，多晶硅206已被蚀刻以同时形成存储单元101'的控制栅极120和外围晶体管105'的栅极121(这样指定是因为所述晶体管105尚未完全形成)。换句话说，单个蚀刻同时分别形成所述存储单元和所述外围晶体管的栅极120和栅极121。

参考图27，执行位线结晕环注入(未示出)。在一些实施例中，所述晕环注入为硼注入。这增加了所述字线下方硼的浓度，并且该高浓度区域可以阻止位线结2704和源极线结1202/1304之间的穿通。由于施加到所述源极线结上的高电压(例如4-6V)，在编程过程中可能会出现穿通问题。因此，在所述位线和源极线结之间放置具有高掺杂(例如，硼)的区域以防止穿通。在一些实施例中，在所述外围电路区域192(见图32)中同时执行该步骤(所述位线结晕环注入)。

参考图28，形成所述漏极2802。在一些实施例中，所述外围电路区域192中的所述外围晶体管105的源极和/或漏极与漏极2802同时形成(见图33)。在一些实施例中，结合LDD(轻掺杂漏极)注入来执行晕环注入。对于LDD注入，轻掺杂区域被注入并与LDD间隔件(例如，氧化物2804)隔开。在一些实施例中，所述轻掺杂漏极区域是使用半导体行业中已知的处理步骤形成的，以形成包括与相邻晶体管栅极相邻的轻掺杂漏极(LDD)子区域和不与相邻晶体管栅极相邻的更重掺杂漏极子区域的漏区，其中一个例子在美国专利4,994,404中有所描述，接着是产生接触和随后的金属化等步骤来完成器件制造。

本文中描述的实施例描述了一种工艺，其中存储单元形成步骤已被移至整个集成电路制造工艺流程的中间。换句话说，在外围逻辑的形成和图26至图28所示的步骤之间插入图2至图25所示的步骤。这样一来，制造过程被简化，几个步骤也更容易控制。更具体地，回到参考图2，所述薄栅氧化物204用于形成存储单元100以及用于外围逻辑中的晶体管。在执行图2所示的后续步骤之前，所述外围逻辑区域中的晶体管的栅极氧化物区域和多晶硅栅极材料已经形成。在限定所述逻辑晶体管区域并形成栅极氧化物材料之后，沉积所述多晶硅栅极材料206(图2)。在先前的工艺中(例如，如申请号为16/122，800的美国专利申请中所描述的)，所述工艺将跳转到图26，其中限定了所述擦除栅极。然而，在当前描述的实施例中，抗蚀剂掩膜402(图4)限定了所述存储单元源极线区域开口，所述开口又在后面的步骤中用于限定字线206的多晶硅区域。因此，所述字线与所述源极线区域开口的边缘自对准。蚀刻多晶硅形成的所述存储单元中的控制栅极和所述外围逻辑区域中的栅极是通过相同的蚀刻步骤完成的。

有关本公开的说明

各种材料描述中使用的术语仅用于描述特定实施例的目的，并不旨在进行限制。例如，“氧化物”是电介质材料的示例，可以用其他电介质代替；“多晶硅”和“钨”是栅极导体材料的示例，可以用其他导体材料等代替。

此外，已在图中添加轴上数字以供相对参考。本公开的一些实施例针对40nm技术。对于此制造工艺，指定的埃数优化为40nm。然而，其他工艺尺寸也在考虑之中，并且“40nm”和图中轴中的数字均不旨在限制。

还应理解的是，尽管术语第一、第二等在某些情况下在本文中用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于对元件进行区分。例如，在不背离所描述的各种实施例的范围的情况下，第一接触可以被称为第二接触，并且类似地，第二接触可以被称为第一接触。第一接触和第二接触都是接触，但它们不是同一接触，除非上下文另有明确说明。

本文各个实施例描述中使用的术语仅用于描述特定实施例的目的，并不旨在进行限制。如在各种描述的实施例和所附权利要求中所使用的，单数形式“a”、“an”和“the”也旨在包括复数形式，除非上下文另有明确指示。还应理解，本文所用的术语“和/或”指代并包括所列一个或多个相关项目的任何和所有可能的组合。需要进一步理解的是，本说明书中使用的不同形式的术语“包括”指定了所述特征、整数、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其他特征、整数、步骤、操作、其组成部分和/或组。

在本文中，根据上下文，术语“如果”，可选择地解释为“当”、“根据”、“响应于确定”或“响应于检测”。类似地，短语“如果确定”或“如果检测到[陈述的条件或事件]”，可选地，可以根据上下文解释为“在确定时”或“根据确定”或“响应于确定”或“在检测到[所述条件或事件]时”或“响应于检测到[所述条件或事件]”。

出于解释的目的，已经参考具体实施例对上述内容进行了描述。然而，以上说明性的讨论并非旨在详尽描述或将本发明限制为所公开的精确形式。鉴于上述教导，许多修改和变化是可能的。选择和描述实施例是为了最优地解释本发明的原理及其实际应用，从而使本领域的其他技术人员能够最优地利用本发明和具有适合于预期的特定用途的各种修改的各种实施例。