具体实施方式

下面将描述一个或多个具体实施例。为了提供这些实施例的简洁描述，在说明书中并不描述实际实施方式的所有特征。应理解的是，在任何此类实际的实施方式的开发过程中，如在工程或设计项目中，必须进行大量的针对实施方式的决策来达到开发者的特殊目的，例如遵守与系统相关的和与商业相关的限制条件，这些限制条件可能随着实施方式而改变。此外，应理解，这样的开发努力可能是复杂且耗时的，但是对于从本公开内容受益的普通技术人员而言仍然将会是常规的设计、生产和制造任务。

除非另外定义，否则本文所使用的技术术语和科学术语具有与本公开内容所属领域的普通技术人员通常所理解的含义相同的含义。本文所使用的术语“第一”、“第二”没有任何关于顺序、数量或重要性的表示，而只是用于将一个要素与另一个要素区分开来。而且当介绍本公开内容的各个实施例的要素时，冠词“一”、“一个”和“该”旨在表示存在一个或多个要素。术语“包括”、“包含”和“具有”旨在是开放性的并且表示除了所列出要素以外还可能存在额外的要素。另外，应当理解，对本公开内容的“一个实施例”或“实施例”的引用并不旨在被解释为排除了也包含所引述特征的额外实施例。如果公开了一定的范围，则针对相同组分或属性的所有范围的端点是包容性的并且可独立组合。与数量相关的修饰语“约”包括所陈述的值，并具有上下文规定的含义(例如，包括与特定数量的测量相关联的过程变化或误差的程度)。修饰语“基本上”在与描述性术语结合使用时旨在表达描述性术语主要地、大体上或占主导地位地适用(例如，适用于大于90％、大于95％或大于99％的情况)，并且可以用于说明可能由本领域技术人员理解的工艺变化和技术限制产生的有限的例外情况。

如本文所使用的，术语“层”是指以连续或不连续方式设置在之下表面的至少一部分上的材料。此外，术语“层”并不一定意味着所设置的材料具有厚度均匀，而是所设置的材料可以具有均匀的或可变的厚度。此外，除非上下文另有明确规定，否则本文所用的术语“层”是指单层或多个层。如本文所使用的，术语“设置在……上”是指层以彼此直接接触的方式设置或通过居于其间的层以间接接触的方式设置，除非另外明确指示。如本文所使用的，术语“相邻”是指两个层连续地设置并且彼此直接接触。

在本公开内容中，当层/器件被描述为“在”另一层或衬底“上”时，应当理解，层/器件可以彼此直接接触或者在层之间和在器件之间具有一个(或多个)层或特征。此外，术语“在……上”描述了层/器件相对于彼此的相对位置并且不一定意味着“在……的顶部”，因为相对位置“上方”或“下方”取决于器件相对于观察者的取向。此外，使用“顶部”、“底部”、“上方”、“下方”、“上部”、“埋入”和这些术语的变化形式是为了方便而给出的，并且除非另外规定否则不要求部件的任何特定取向。考虑到这一点，如本文所使用的，术语“下”、“埋入”、“中间”或“底部”是指相对更靠近衬底层的特征(例如，外延层、终端区域)，而术语“顶部”或“上”是指离衬底层相对最远的特定特征(例如，外延层、终端区域)。

本实施例涉及用于制造碳化硅电荷平衡(SiC-CB)器件的设计和方法。所公开的设计和方法可用于制造SiC-CB器件，比如金属氧化物半导体场效应晶体管(MOSFET)、结型场效应晶体管(JFET)、双极结型晶体管(BJT)、二极管、以及可以对于与中等电压(例如，2kV-10kV)和高电压(例如，大于或等于10kV)功率转换相关的应用有益的其他SiC-CB器件。如下文所讨论的，所公开的SiC-CB器件设计包括使用重复外延生长和掺杂剂注入步骤实施的多层终端区域。如本文所使用的，术语“多层”以及对特定层数(例如“两层”、“三层”、“四层”)的引用是指外延SiC层(在本文中称为epi层)的数量。

更具体地，本实施例涉及用于制造碳化硅电荷平衡(SiC-CB)器件的终端(比如结终端)的设计和方法。总体上，所公开的终端设计满足数个设计参数以提供用于SiC-CB器件的有效终端(例如，边缘终端)。例如，所公开的终端设计提供了接近器件应有(entitlement)击穿电压。所公开的终端设计对于工艺变化(例如，注入区中的掺杂剂浓度、外延层中的掺杂剂浓度、掺杂活化百分比等)也相对强健。附加地，所公开的终端设计相对于典型的结终端设计消耗管芯区域的相对较小部分并且制造成本相对较低。例如，某些公开的SiC-CB器件实施例可以使用常见的半导体制造设备(比如现有Si/SiC器件制造所使用的大容量离子注入系统)制造，以提供额外的成本收益。

正如下面详细讨论的，所公开的SiC-CB终端设计包括以特定方式布置以形成结终端(比如结终端扩展(JTE))的一个或多个n型和/或p型掺杂区，从而允许在高击穿电压操作下逐渐减小SiC-CB器件的有源区域(例如，导电区)之外的电场大小。在各种实施例中，这些掺杂区可以实施为不连接的块、连续的柱、条、段、网格、点或任何其他合适的形状。在某些实施例中，这些掺杂区可以被描述为“浮空的”，这意味着它们不与器件端子电接触或在外部施加的偏压下；然而，在其他实施例中，这些区的至少一部分可以与器件端子电接触。所公开的SiC-CB器件的终端区域中这些注入区的位置和尺寸被设计为取得高阻断电压，以防止由电场聚集效应引起的器件过早击穿，并允许这些器件尤其是在经受长期高温/高电压操作时进行可靠操作。此外，通过使用高能离子注入来控制SiC-CB器件的有源区域内的外延(epi)层的掺杂，并且例如通过控制器件的终端区域的掺杂，所公开的终端设计比传统的结终端设计占据更少的管芯区域，这明显增加了有源区域与开销区域的比率，而没有在击穿电压方面的性能损失。

考虑到上述情况，图1展示了根据本方案的实施例的SiC-CB器件4A的实施例的横截面视图，该器件具有有源区域6和中间区域8、以及具有结终端(比如结终端扩展(JTE)12)的终端区域10。可以理解，为了更清楚地展示SiC-CB器件4A的某些部件，某些众所周知的设计要素(例如，顶部金属化、钝化等)可以被省略。

SiC-CB器件4A的所示实施例包括形成SiC-CB器件4的尤其是器件层16和电荷平衡(CB)层18的数个外延(epi)层14。虽然所展示的实施例包括两个epi层14(例如，14A和14Z)，但SiC-CB器件4A可以包括任何合适数量的epi层14(例如，3个、4个、5个、6个或更多个)，以产生具有特定期望额定电压的SiC-CB器件4A。在一些实施例中，epi层14一般由一种或多种宽带隙半导体材料形成，比如碳化硅、氮化镓、金刚石、氮化铝、和/或氮化硼。可以使用外延过度生长的重复循环来制造epi层14。如所展示的，第一epi层14A被设置在衬底层20上方并与其相邻，并且第二epi层14Z(例如，器件epi层)被设置在第一epi层14A上方并与其相邻。在其他实施例中，SiC-CB器件4A可以包括附加epi层14(例如，14B、14C、14D等)，这些附加epi层包括介于第一epi层14A与器件epi层14Z之间和/或设置在第一epi层14A下方的任何合适数量的CB层18。

可以理解，对于本实施例，epi层14可以以例如没有任何有意的epi掺杂(例如，没有有意引入任何掺杂剂)的最低可控掺杂水平形成。然而，应认识到，由于在外延生长过程期间使用的器械和/或工具中可能存在杂质(比如氮)，因此epi层14仍可能包括少量的(例如，第一导电类型的)epi掺杂，在本文中被称为“最小epi掺杂浓度”。因此，虽然epi层14可以在没有有意掺杂浓度的情况下形成，但是epi层14的实际epi掺杂浓度一般可以是8.0×10¹³cm^-3或更高，这取决于用于外延生长的设备。例如，在以下讨论的某些实施例中，第一导电类型(例如，n型)的最小epi掺杂浓度可以小于5.0×10¹⁵cm^-3、小于2×10¹⁵cm^-3、小于1×10¹⁵cm^-3或在8×10¹³cm^-3和1×10¹⁵cm^-3之间。

因此，与其他SiC器件不同，由于epi层14以最小epi掺杂浓度开始，因此epi层14A和14Z的部分随后被注入两次，对于每种导电类型各注入一次，以获得期望的结构(例如，器件结构、CB结构)。在第一导电类型的第一次注入之后，SiC-CB器件4A的器件区域6和中间区域8具有第一掺杂剂类型的特定掺杂浓度(例如，大于或等于5×10¹⁵cm^-3)。例如，当第一导电类型为n型时，可以使用氮、磷、砷、锑和/或类似元素作为掺杂剂。可替代地，当第一导电类型为p型时，可以使用硼、铝和/或类似元素作为掺杂剂。随后，使用第二次注入在有源区域6和中间区域8的部分内形成第二导电类型的区。

因此，设置在SiC-CB器件4A的终端区域10中的终端区24可以具有第一导电类型的第一掺杂浓度。进一步，设置在SiC-CB器件4A的中间区域8中的中间区28可以具有第一导电类型的第二掺杂浓度。此外，设置在SiC-CB器件4A的有源区域6中的有源区32可以具有第一导电类型的第三掺杂浓度。例如，如下文更详细讨论的，为了限定有源区域6和中间区域8，有源区32的掺杂浓度和中间区28的掺杂浓度可以大于终端区24的掺杂浓度。例如，在一些实施例中，有源区32和中间区28中的第一导电类型的掺杂浓度可以大于或等于5×10¹⁵每立方厘米(cm^-3)，比如1.0×10¹⁶cm^-3。对于这样的实施例，终端区24中第一导电类型的掺杂浓度(例如，最小epi掺杂浓度)可以小于或等于2.0×10¹⁵cm^-3。此外，在某个器件区域(例如，终端区域10、中间区域8和/或有源区域6)内，epi层的一些部分(例如，相应地是终端区24、中间区28和/或有源区32)中的第一导电类型的掺杂浓度可以相同或不同。

对于图1所示的实施例，在有源区域6中，器件层16的顶部表面42包括具有第二导电类型的阱区40(例如p阱区40)，该阱区与具有第一导电类型的源极区44(例如，n型源极区44)相邻设置。介电层46(也称为栅极绝缘层或栅极介电层)与器件层16相邻设置，并且栅极电极48与介电层46相邻设置。进一步，CB层18设置在衬底层20(例如，半导体衬底层、宽带隙衬底层)上，并且漏极触点50设置在SiC-CB器件4A的底部52上、与衬底层20相邻。如图1的实施例中另外展示的，源极触点54与器件层16的顶部表面42相邻设置、并且设置在器件层14的源极区44和阱区40二者的一部分上。

在所展示的SiC-CB器件4A的导通状态操作期间，适当的栅极电压(例如，等于或高于SiC-CB器件4A的阈值电压(V_TH))在沟道区62中产生反型层形式，以及由于载流子的积累使得结型场效应晶体管(JFET)区64中的导电路径增强，从而允许电流从漏极触点50(例如，漏极电极、漏极端子)流向有源区域6的一些部分内和/或在中间区域8中的源极触点54(例如，源极电极、源极端子)。沟道区62一般可以定义为设置在栅极电极48和介电层46下方的阱区40的上部部分。

为了减小导通状态电阻(Rds(on))和由此产生的导通状态导电损耗，SiC-CB器件4A包括形成在第一epi层14A的有源区32A和中间区28A中的CB层18。CB层18包括注入在有源区32A和中间区28A中的一组CB区34。在CB层18内，CB区34是相对于有源区32A和中间区28A的其余部分36被相反地掺杂。换言之，对于具有n型有源区32和/或中间区28的SiC-CB器件4，CB区34是p型，而对于具有p型有源区32A和/或中间区28的SiC-CB器件4，CB区34是n型的。进一步，CB区34和有源区32A和中间区28A的其余部分36各自一般被设计成基本上耗尽并且在反向偏压下从电离的掺杂剂提供类似量(例如，基本上等量)的有效电荷(例如，每平方厘米(cm^-2)，归一化到器件有源区域6)。由于在标称阻断条件下p型半导体部分和n型半导体部分都完全耗尽，所展示的电荷平衡结构允许SiC-CB器件4A获得高击穿电压和低导通状态电阻。

在一些实施例中，所公开的CB区34和CB层18可以具有一个或多个特性(例如，掺杂、宽度、深度、间距等)，如在2015年6月26日提交的名称为“ACTIVE AREA DESIGNS FORSILICON CARBIDE SUPER-JUNCTION POWER DEVICES(用于碳化硅超结功率器件的有源区域设计)”的美国专利号9,735,237中针对浮空电荷平衡区所描述的，该美国专利的公开内容出于所有目的通过援引以其全文并入本文。例如，在一些实施例中，每个epi层14A和14Z的厚度37A和37Z小于或等于20μm，比如在5μm和20μm之间、在2μm和12μm之间、在5μm和12μm之间、在10μm和12μm之间等。附加地，CB区34的厚度39在0.5μm至1.0μm的范围内。对于这种实施例，CB区34的掺杂剂浓度可以介于2×10¹⁶每立方厘米(cm^-3)与1×10¹⁸cm^-3之间。更具体地，在一些实施例中，由于CB区34可以以可变的掺杂剂浓度分布进行注入，因此CB区34可以被描述为具有大约2×10¹³每平方厘米(cm^-2)(例如，+/-20％和/或+/-50％)的整体电荷(例如，剂量)。可以部分地基于CB区34注入的深度和/或注入CB区34所使用的注入加速能量来确定和/或调整整体电荷。在这种实施例中，有源区域6和/或中间区域8内的epi层14的部分(例如，相应地为有源区32和/或中间区28)可以被掺杂至大于或等于5×10¹⁵cm^-3的掺杂浓度，这可以产生具有特定导通电阻(例如，小于7毫欧每平方厘米(mOhm/cm²))和特定击穿电压(例如，大于3kV，大于4.5kV)的器件。在一些实施例中，该组CB区34的掺杂浓度除以CB区34的厚度可以大于或等于5×10¹²cm^-2并且小于或等于大约1×10¹⁴cm^-2。相应地，在这种实施例中，该组CB区34的掺杂浓度可以介于5×10¹⁶cm^-3与2×10¹⁸cm^-3之间。此外，在一些实施例中，例如，SiC-CB器件4A可以包括更少或额外的CB层18(例如，两个CB层18、三个CB层18、四个CB层18等)以获得期望的电压额定值。

进一步，应理解，针对不同的实施例，epi层14的掺杂、CB区34的掺杂、epi层14的厚度37、CB区34的厚度39以及其他特性可以变化，以实现SiC-CB器件4的期望电气性能(例如，期望的击穿电压)。例如，在一些实施例中，可以选择某些器件参数(例如，epi层14的厚度37和掺杂)以提供SiC-CB器件4A的介于大约1千伏(kV)与10kV之间、1kV与5kV之间或者任何其他合适的范围的击穿电压。

附加地，SiC-CB器件4A的所示实施例包括电联接到CB区34的至少一部分的电荷平衡(CB)总线38。CB总线38具有与CB区34相同的导电类型，该导电类型与注入到有源区32和/或中间区28的其余部分36中的导电类型相反。因此，对于具有n型有源区32和/或中间区28的SiC-CB器件4来说，CB总线38和CB区34为p型，而对于具有p型有源区32和/或中间区28的SiC-CB器件4来说，CB总线38和CB区34为n型。进一步，CB总线38的掺杂浓度可以与CB层18的一组CB区34相同或不同。此外，如所展示的，CB总线38与器件层16的阱区40(其具有与CB总线38相同的导电类型)、中间阱区66(其具有与CB总线38相同的导电类型)和CB区34接触并与它们电联接。CB总线38可以注入到每个epi层14的一部分中。特别地，所公开的CB总线38可以从一个或多个阱区40和/或从器件层16的顶部表面42附近的一个或多个特征(例如，中间阱区66)竖直地(例如，沿Y轴)延伸到CB区34的至少一部分。因此，图示的CB总线38将阱区40连接(例如，电联接)到CB区34的至少一部分。

在一些实施例中，所公开的CB总线38可以具有一个或多个特性(例如，掺杂、宽度、深度、间距等)，如在2016年3月22日提交的名称为“SUPER-JUNCTION SEMICONDUCTOR POWERDEVICES WITH FAST SWITCHING CAPABILITY(具有快速切换能力的超结半导体功率器件)”的同时待审的美国专利申请号15/077,579中针对连接区所描述的，该美国专利申请的公开内容出于所有目的通过援引以其全文并入本文。例如，在一些实施例中，CB总线38沿X轴的宽度可以在1μm和5μm之间。进一步，在一些实施例中，CB总线38的掺杂浓度可以在5×10¹⁵cm^-3和1×10¹⁷cm^-3之间，比如在5×10¹⁵cm^-3和4×10¹⁶cm^-3之间和/或在1×10¹⁶cm^-3和大约1×10¹⁷cm^-3之间。

对于图1所示的实施例，终端区域10包括结终端，比如JTE 12，该结终端具有注入到终端区24Z中的第二导电类型。在一些实施例中，JTE 12包括具有第二导电类型(例如，p型)的掺杂剂的数个注入区，这些注入区从中间区域8延伸宽度11、并且用于对至少在SiC-CB器件4的终端区域10中的电场进行重构。在某些实施例中，这些注入区包括浮空区68，这些浮空区在图1的SiC-CB器件4A中以不相互连接的、注入掺杂剂的块的形式实施。当浮空区68如所公开地布置时，它们在高电压阻断操作期间逐渐减小SiC-CB器件4A的有源区域6外部的电场的强度。附加地，SiC-CB器件4A还可以包括设置在终端区域10中的器件层16上的数个钝化层70，这些钝化层可以由有助于减小器件层16上方的电场的一种或多种介电材料形成。

如上所述，所示的SiC-CB器件4A的浮空区68是相对于它们所在的epi层14Z(例如，终端区24Z)的最小epi掺杂具有相反导电类型的区。当图1中所示的SiC-CB器件4A的实施例在反向偏压下处于截止状态时，浮空区68耗尽以提供电离的掺杂剂(固定不动的电荷)，这些浮空区在相对于X轴和Z轴适当地确定大小、形状和位置时允许电场在SiC-CB器件4A的周界内(例如，在终端区域10内)重构。更具体地，当浮空区68在反向偏压下耗尽时，它们防止电场峰值并提供幅值随着距SiC-CB器件4A的有源区域6的距离增加而逐渐减小的电场分布。在反向偏压下，SiC-CB器件4A的终端区域10中的特定电场分布取决于例如掺杂剂的分布(例如，掺杂剂浓度、浮空区68的尺寸和位置)。

对于图1所示的SiC-CB器件4A的实施例，浮空区68具有特定深度72。在其他实施例中，浮空区68可以延伸穿过器件外延层14Z的整个厚度(例如，厚度37Z)。附加地，对于图1所示的实施例，浮空区68的宽度74和终端区域10中的浮空区68之间的间距76随着距SiC-CB器件4A的有源区域6的距离增加而变化(例如，减小或增加)，以提供终端区域10中有效片掺杂浓度(effective sheet doping concentration)的逐渐降低。可以理解，在其他实施例中，浮空区68的宽度74随着距有源区域6的距离增加而明显减小，而浮空区68之间的间距76保持基本上恒定。在其他实施例中，浮空区68之间的间距76随着距有源区域6的距离增加而明显增加，而浮空区68的宽度74保持基本上恒定。进一步，在某些实施例中，如下文参考图5所描述的，SiC-CB器件可以包括在至少一个埋入的epi层(例如，CB层18)中的至少一个附加JTE 12。在这种实施例中，每个epi层14A和14Z的浮空区68可以具有不同的深度72、宽度74和间距76。附加地，在某些实施例中，可以使用多个掩蔽/光刻步骤来制造每个epi层14的JTE 12。

此外，在一些实施例中，所公开的浮空区68可以具有一个或多个特性(例如，掺杂、宽度、深度、间距等)，如2018年6月8日提交的名称为“EDGE TERMINATION DESIGNS FORSILICON CARBIDE SUPER-JUNCTION POWER DEVICES(用于碳化硅超结功率器件的边缘终端设计)”的同时待审的美国专利申请号16/060,549中针对浮空区所描述的，该美国专利申请的公开内容出于所有目的通过援引以其全文并入本文。例如，在一些实施例中，每个浮空区68的宽度74可以在0.8微米(μm)和大约5μm之间，而浮空区68之间的间距76一般可以小于其内设置有浮空区68的相应epi层14的厚度(例如，器件epi层14Z的厚度37Z)。进一步，每个浮空区68的深度72可以是大约1μm。此外，JTE 12的整体电荷(例如，剂量)可以在6×10¹²cm^-2和3×10¹³cm^-2之间。例如，在一些实施例中，器件层JTE 12Z的整体电荷可以是1.6×10¹³cm^-2。

附加地或可替代地，在一些实施例中，所公开的JTE 12和/或浮空区68可以具有一个或多个特性(例如，掺杂、宽度、深度、间距等)，如在2013年5月15日提交的名称为“SEMICONDUCTOR DEVICE WITH JUNCTION TERMINATION EXTENSION(具有结终端扩展的半导体器件)”的美国专利号9,406,762中分别针对JTE和/或离散区所描述的，该美国专利的公开内容出于所有目的通过援引以其全文并入本文。例如，在一些实施例中，JTE 12的有效掺杂分布作为沿X轴距中间区8的距离的函数而单调减小。即，例如，每个浮空区68可以与另一浮空区分开图2中所示的相应间距76和/或相应附加间距80，使得JTE 12的掺杂分布总体上随着沿X轴距中间区8的距离增加而减小。

本文描述的JTE 12提供了结终端的说明性示例，并且更具体地，本文描述的JTE12描绘了分级区JTE的说明性示例。然而，在一些实施例中，具有第二导电类型(例如，p型)的注入区(比如浮空区68)可以附加地或可替代地实施为具有对应于另一终端和/或结终端结构的一个或多个特性。例如，注入区可以实现为单区JTE(其可以包括与中间阱区66接触的单个注入区)、和/或实现为多区JTE(其可以包括两个或更多个连接的注入区)。在一些实施例中，这两个或更多个连接的注入区可以具有相同或不同的特性，并且这两个或更多个连接的注入区中的至少一个可以接触中间阱区66。附加地，在一些实施例中，可以实施注入区以形成多浮空区JTE。在这种实施例中，第一注入区可以接触中间阱区66，而具有不同间距和/或宽度的一组附加注入区(比如浮空区68)可以与第一注入区不连接地并且彼此不连接地注入。此外，在一些实施例中，可以实施注入区(例如，浮空区68)以形成浮空场环(FFR)终端。在这种实施例中，浮空区68可以彼此不连接地并且与中间阱区66不连接地注入。附加地或可替代地，可以实施注入区以形成空间调制JTE，其可以包括与中间阱区接触并且与被注入以形成FFR的一组附加注入区不连接的第一注入区。因此，可以理解，本文描述的技术可以应用于任何合适的结终端(比如单区JTE、多区JTE、分级JTE、多浮空区JTE、FFR、空间调制JTE等)，并且本文描述的实施例旨在是说明性的而非限制性的。

图2展示了根据本方案的实施例的SiC-CB器件4A的俯视图(垂直于图1的示意图)。更具体地，图2展示了具有终端区域10的SiC-CB器件4B的实施例的俯视图，该终端区域包括被实施为不连接的掺杂块的浮空区68。特别地，图2展示了器件层JTE 12Z和显露CB层18的剖面的俯视图。为简单起见，器件层JTE 12Z和CB层18在同一俯视图中展示。然而，可以理解，与器件层JTE 12Z相比，CB层18可以设置在(例如，沿Y轴的)不同的深度，如剖面所指示的。

对于图2所示的实施例，每个浮空区68具有沿Z轴的特定长度78、以及附加间距80。在一些实施例中，每个浮空区68的长度78可以在0.8μm和大约5μm之间，而浮空区68之间的附加间距80一般可以小于其内设置有浮空区68的相应epi层14的厚度37(例如，器件epi层14Z的厚度37Z)。虽然浮空区68被展示为不连接的块，但浮空区68可以被实现为不连接的块、连续的柱、条、段、网格、点或任何其他合适的形状。因此，浮空区68的长度78和浮空区68之间的附加间距80可以在某些实施例之间变化。此外，如上所述，浮空区68可以实现为具有用于形成替代性终端和/或结终端结构的特性(例如，长度78、附加间距80等)。因此，本文公开的实施例旨在是说明性的而非限制性的。

如进一步说明的，每个CB区34可以被描述为具有特定宽度82和特定间距84。在一些实施例中，每个CB区34的宽度82在0.1μm和2μm之间，并且CB区34之间的间距84在1μm和6μm之间。然而，如上所讨论的，CB区34的尺寸(例如，厚度39、宽度82和/或间距84)可以针对不同的实施例而变化，以实现SiC-CB器件4的期望电气性能(例如，期望击穿电压)。进一步，在某些实施例中，CB区34的尺寸(例如，厚度39、宽度82和/或间距84)在不同的CB层18中可以不同。在不同的实施例中，CB区34可以具有不同的横截面形状(例如，由注入掩模和/或注入能量/剂量限定)。对于一些实施例，CB区34的形状沿Y轴可以基本上不变。

现在转到图3，展示了具有JTE 12的SiC-CB器件4A的一部分的实施例的横截面视图。附加地，图3包括指示在反向偏压状态下SiC-CB器件4A的不同区中存在的碰撞发生率(例如，碰撞电离率)的等率线100。可以注意到，当率线100彼此靠近时，碰撞产生率被表示为较高(例如，较大)，而当率线100之间存在较大间距时，碰撞发生率被表示为较低。

在一些实施例中，对SiC-CB器件4A的电场进行重构可以包括形成JTE 12，使得雪崩击穿(碰撞电离的结果)在标称额定电压下发生在终端区域10之外(例如，在有源区域6和/或中间区域8内)。即，例如，雪崩击穿可以被隔离到有源区域6和/或中间区域8，这可以使得SiC-CB器件4A的击穿电压最大化，从而实现接近器件应有击穿电压。因此，如图所示，碰撞发生率在中间区域8中的电荷平衡区34和阱区66处最高并且从这些区域向外减小。因此，使用所公开的JTE设计，终端区域10内的碰撞发生率被最小化并且可以随着距中间区域8和/或有源区域6的距离增加而逐渐降低。

简要地返回图1，可以理解，在常规SiC器件(例如，在终端区中具有5.0×10¹⁵cm^-3或更高的epi掺杂的SiC器件)中，为了在有源区域6和/或中间区域8内包含雪崩击穿，JTE12的宽度11可以大于或等于器件的一维(1-D)耗尽宽度的五倍，其中1-D耗尽宽度可以近似为有源区域6的深度(例如，epi层14的厚度37的总和)。即，例如，JTE 12的宽度11与器件的1-D耗尽宽度的比率可以是5:1。然而，如图4所示的曲线图120所示，为了在具有一个或多个CB层18和epi掺杂浓度最小的终端区24的SiC-CB器件4A中达到峰值(例如，最大)击穿电压，JTE 12的宽度11与SiC-CB器件4A的1-D耗尽宽度的比率可以明显减小。因此，通过使用所公开的JTE设计，目前认识到，对于SiC-CB器件4A，SiC-CB器件4A的有源区域6与开销区域(例如，包括终端区域10)的比率可以增加。因此，可供有源区域6使用的管芯区域可以增加。

更具体地，曲线图120绘制了可由SiC-CB器件4A实现的峰值击穿电压的百分比的示例，其中该器件具有JTE 12的宽度11(例如，终端区域10的宽度)与器件的1-D耗尽宽度的特定比率。在线122的左侧(例如，对于JTE 12的宽度11与器件的1-D耗尽宽度的比率低于约1.5)，雪崩击穿发生在JTE 12(例如，终端区域10)处和/或发生在JTE 12与中间阱区66的相交处。进一步，在一些实施例中，绘制的曲线124可以包括超过峰值击穿电压的100％的峰值。此峰值表明从在JTE 12内发生雪崩击穿到在JTE 12和有源区域6和/或中间区域8的组合内发生雪崩击穿的转变。在线122的右侧(例如，对于JTE 12的宽度11与器件的1-D耗尽宽度的比率大于或等于约1.5)，雪崩击穿期望地发生在有源区域6处和/或中间区域8处，而不是在SiC-CB器件4A的终端区域10中。因此，JTE 12的宽度11与器件的1-D耗尽宽度的比率大于或等于约1.5的SiC-CB器件4A的实施例可以实现SiC-CB器件4的最大击穿电压(例如，100％的峰值击穿电压)。

现在转到图5，在一些实施例中，所公开的SiC-CB器件4可以包括多个结终端，比如多个JTE 12。例如，如图所示，SiC-CB器件4B包括与CB层18在同一epi层14A中的第一JTE12A和与中间阱区66在同一epi层14Z(例如，器件层16)中的第二JTE 12Z(例如，器件JTE)。在一些实施例中，第一JTE 12A的掺杂分布可以与器件层JTE 12Z的掺杂分布相同。然而，在其他实施例中，第一JTE 12A的掺杂分布可以不同于JTE 12A的掺杂分布。例如，在一些实施例中，第一JTE 12A的整体电荷(例如，剂量)可以低于器件层JTE 12Z的整体电荷。例如，第一JTE 12A可以具有9.0×10¹²每平方厘米(cm^-2)的有效剂量，而器件层JTE 12Z可以具有1.6×10¹³cm^-2的有效剂量。在这种实施例中，第一JTE 12A可以与CB层18(例如，与CB区34)同时注入。例如，使用相同的材料(例如Al、B、N、P等)并且在用于注入该组CB区34的同一离子注入步骤期间使用相同剂量/能量，第一JTE 12A的浮空区68可以以相同的掺杂剂类型(例如，p型或n型掺杂剂)注入，这可以减少制造时间和成本。在其他实施例中，第一JTE 12的浮空区68使用不同的掺杂剂材料和/或剂量/能量注入，这可能增加制造时间和成本，但使得能够实现第一JTE 12A的更大的设计灵活性(例如，掺杂剂材料，有效积分电荷等)。

进一步，如上所述，SiC-CB器件可以包括任意数量的epi层14和/或CB层18。因此，虽然所示实施例包括两个JTE 12(例如，12A和12Z)，但可以理解，在一些实施例中，SiC-CB器件4B可以在每个epi层14(包括CB层18)中包括相应的JTE12(例如，12B、12C、12D等)。可替代地，SiC-CB器件4B可以对于一组epi层14中的每一个epi层包括JTE 12，使得JTE 12与每隔一个epi层14、每隔两个epi层14相邻，以此类推。因此，本文描述的实施例旨在是说明性的而非限制性的。

此外，如本文所述，SiC-CB器件4B的电场可以部分地基于JTE 12(例如，12A、12Z)重构，这可以影响SiC-CB器件4B内的雪崩击穿的位置。因此，为了展现多个JTE 12对SiC-CB器件4的雪崩击穿的影响，图6展示了具有第一JTE 12A和器件层JTE 12Z的SiC-CB器件4B的实施例的一部分的横截面视图。附加地，图6包括指示在反向偏压状态下SiC-CB器件4B的不同区中存在的碰撞发生率(例如，碰撞电离率)的等率线100，如参考图3所描述的。如参考图3进一步描述的，当率线100彼此靠近时，碰撞发生率被表示为较高(例如，较大)，而当率线100之间存在较大间距时，碰撞发生率被表示为较低。

在所示的实施例中，雪崩击穿主要发生在CB层18和器件epi层14Z中(例如，在中间阱区66处)，如彼此紧靠的率线100所示，表示最高的碰撞发生率。进一步，如以上参考图3所述，SiC-CB器件4B的碰撞发生率随从CB层18和中间阱区66向外移动而逐渐降低。进一步，在一些实施例中，由于器件层JTE 12Z的有效剂量大于第一JTE 12A的有效剂量，因此碰撞发生率在终端区24Z中可能比在终端区24A中下降得更快。因此，所示实施例的终端区10的碰撞发生率分布与图3所示实施例的不同。

对于图6所示的实施例，所示器件层JTE 12Z和第一JTE 12A中的每一个的宽度11大约为50微米(μm)。因此，虽然图6的终端区24A中所示的碰撞发生率大于图3的终端区24A的碰撞发生率，但图6中所示实施例的有源区域6与终端区域10的比率大于图3中所示的实施例。因此，终端区域10的某些参数(例如，宽度11、JTE 12的数量和掺杂浓度以及其他特性)可以针对不同的实施例而变化，以实现SiC-CB器件4的期望的电气性能(例如，期望的击穿电压、有源区域6与终端区域10的比率等)。例如，如下文更详细描述的，具有单个器件层JTE 12Z的终端区域10可以设计有具有第一最小epi掺杂浓度的终端区24，而具有多个JTE12的终端区域10可以设计有具有第二最小epi掺杂浓度的终端区域24，该第二最小epi掺杂浓度大于(例如，包括对无意epi掺杂的更大容限)第一最小epi掺杂浓度。

如上所述，终端区24(例如，24A、24Z)可以具有最小epi掺杂浓度，该最小epi掺杂浓度显著地低于器件的有源区32和/或中间区28中的第一导电类型的掺杂浓度。在一些实施例中，连同JTE 12的宽度，终端区24的掺杂浓度可能影响SiC-CB器件4的最大击穿电压和/或SiC-CB器件4内雪崩击穿的位置。为了展现这种关系，图7中所示的曲线图140展示了作为终端区24中epi掺杂浓度(cm^-3)的函数的SiC-CB器件4A和4B的击穿电压的示例。

曲线图140上的第一曲线142绘制了作为终端区24中的epi掺杂浓度的函数的图1的SiC-CB器件4A的实施例的击穿电压。更具体地，第一曲线142展示了具有单个器件JTE 12的SiC-CB器件4A的击穿电压与终端区24的epi掺杂浓度之间的关系的示例。如进一步说明的，示例性SiC-CB器件4A具有2650伏(V)的应有击穿电压。在第一条线144的左侧(例如，对于小于或等于2.0×10¹⁵cm^-3的epi掺杂浓度，其在本文中被视为此SiC器件4A的最小epi掺杂浓度)，SiC-CB器件4A的雪崩击穿发生在有源区域6和/或中间区域8中(例如，在CB层18处)。在第一条线144的右侧(例如，对于大于2.0×10¹⁵cm^-3的掺杂浓度)，雪崩击穿发生在终端区域10(例如，器件JTE 12)和/或器件JTE 12与中间阱区66的相交处的交点。结果，对于大于2.0×10¹⁵cm^-3的epi掺杂浓度(例如，本实施例的最小epi掺杂浓度)，SiC-CB器件4A的最大击穿电压随着终端区24的epi掺杂浓度的增加而降低。因此，对于具有含单个JTE 12的终端区域10的SiC-CB器件4A，终端区24可以以小于或等于2.0×10¹⁵cm^-3(例如，8.0×10¹³cm^-3，1.0×10¹⁵cm^-3)的epi掺杂浓度注入。

曲线图140上的第二曲线146绘制了作为终端区24中的epi掺杂浓度的函数的图5的SiC-CB器件4B的实施例的击穿电压。更具体地，第二曲线146展示了SiC-CB器件4B的击穿电压与终端区24的掺杂浓度之间的关系的示例，该SiC-CB器件具有设置在第一epi层14A(例如，CB层18)中的第一JTE 12A和设置在器件epi层14Z中的器件层JTE 12Z，其中SiC-CB器件4B具有2650伏特(V)的应有击穿电压。在第二条线148的左侧(例如，对于小于或等于5.0×10¹⁵cm^-3的掺杂浓度，其在本文中被视为SiC器件4B的最小epi掺杂浓度)，雪崩击穿发生在有源区域6和/或中间区域8(例如，在CB层18)中。在第二条线148的右侧(例如，对于大于5.0×10¹⁵cm^-3的掺杂浓度)，雪崩击穿发生在终端区域10(例如，器件层JTE 12Z)中和/或在器件层JTE 12Z与中间阱区66的相交处的交点。结果，对于大于5.0×10¹⁵cm^-3的epi掺杂浓度(例如，本实施例的最小epi掺杂浓度)，SiC-CB器件4B的最大击穿电压随着终端区24的epi掺杂浓度的增加而降低。因此，对于具有第一JTE 12A和器件层JTE 12Z的SiC-CB器件4B，终端区24可以以小于或等于5.0×10¹⁵cm^-3(例如，2.5×10¹⁵cm^-3、3.0×10¹⁵cm^-3、4.0×10¹⁵cm^-3)的掺杂浓度实施。

如由第一条线144和第二条线148表示的掺杂浓度之间的差异所示，在SiC-CB器件4的终端区域10中包括附加JTE 12增加了适合于促进SiC-CB器件4的最大击穿的终端区24的epi掺杂浓度范围。即，例如，终端区24的最小epi掺杂浓度的范围对于具有更多数量的JTE 12的器件设计的epi掺杂浓度的增加可以具有更大的容限。

图8是根据本文描述的实施例的用于制造具有一个或多个结终端(比如一个或多个JTE 12(例如，4A、4B))的SiC-CB器件4的实施例的过程200的流程图。尽管以代表特定实施例的特定顺序来描述过程200的以下描述，但应注意，过程200可以以任何合适的顺序执行。进一步，某些步骤可以重复或完全跳过，并且过程200中可以包括附加步骤。过程200的以下描述是参考图1、图2和图5中所展示的SiC-CB器件4的实施例描述的。

所示过程开始于在基底层上形成(过程框202)具有第一导电类型的最小epi掺杂浓度的epi层。在一些实施例中，基底层可以包括半导体衬底层20。如上文所描述的，衬底层20可以由硅、碳化硅(SiC)、氮化镓、金刚石、氮化铝、和/或氮化硼制成。可替代地，epi层可以形成在另一个epi层14和/或CB层18上，如下文更详细描述的。

为了在基底层上形成第一epi层14A，可以使用化学气相沉积(CVD)来生长epi层14A。然而，在一些实施例中，可以使用任何合适的技术将epi层14A生长到基底层上。epi层14A可以由一种或多种宽带隙半导体材料(比如碳化硅、氮化镓、金刚石、氮化铝、和/或氮化硼)形成。进一步，如上所讨论的，epi层14A可以具有第一导电类型(例如，n型)和相对于SiC-CB器件4的其他区(例如，CB区34、JTE 12等)低的掺杂剂浓度。更具体地，对于具有单个JTE 12(例如，器件层JTE 12Z)的SiC-CB器件4A，第一epi层14A可以以小于或等于2.0×10¹⁵cm^-3(比如在8.0×10¹³cm^-3和1.0×10¹⁵cm^-3之间)的最小epi掺杂浓度形成。在具有两个或更多个JTE 12的实施例(例如，4B)中，第一epi层14A可以以小于或等于5.0×10¹⁵cm^-3的最小epi掺杂浓度形成。

在基底层上形成第一epi层14A之后，所示过程继续以通过将第一导电类型的区注入到第一epi层14A中来形成(过程框204)CB层18。更具体地，为了形成CB层18，可以将具有第一导电类型的一个或多个区注入到第一epi层14A内的有源区32A和/或中间区28A中，以将有源区32A和/或中间区28A的掺杂浓度调整到大于或等于5×10¹⁵每立方厘米(cm^-3)、比如1.0×10¹⁶cm^-3的掺杂浓度。参考图1，注入区可以形成CB层18的其余部分36。此外，如图所示，第一导电类型(例如，n型)的注入区可以延伸穿过第一epi层14A的厚度37A。因此，在一些实施例中，可以使用合适的高能离子注入技术来注入第一导电类型的区。因此，一个或多个区中的每一个可以在epi层14A内注入到大于1μm的深度(例如，注入到5μm至15μm的深度)。此外，可以使用大于500keV和/或小于50MeV的注入能量来注入该一个或多个区中的每一个区。因此，高能注入掩模(例如绝缘体上硅(SOI)、多晶硅、厚氧化硅、高Z材料)可以与高能离子注入结合使用。如本文所使用的，“高Z材料”是指原子序数大于或等于26的材料，比如金属，包括但不限于铁(Fe)、镍(Ni)、钼(Mo))、银(Ag)、铂(Pt)等。

附加地，为了形成CB层18，将第二导电类型(例如，p型)的一组CB区34注入(过程框206)到有源区32A和/或中间区28A中。如上文所描述的，该组CB区34中的每一个区的掺杂浓度可以小于或等于1×10¹⁸cm^-3和/或大于或等于2×10¹⁶cm^-3。更具体地，在一些实施例中，由于该组CB区34中的每一个区可以以可变的掺杂剂浓度分布进行注入，因此CB区34可以被描述为具有大约2×10¹³cm^-2(例如，+/-20％和/或+/-50％)的整体电荷(例如，剂量)。可以部分地基于该组CB区34注入的深度和/或用于注入该组CB区34的注入加速能量确定和/或调整整体电荷。进一步，该组CB区34可以根据任何合适的手段(例如，高能注入、低能注入)来注入，如下文讨论的。例如，在一些实施例中，在注入该组CB区34之前，可以在epi层14A的至少一部分上形成掩模。掩模可以由氧化硅、氮化硅、多晶硅、硅、金属层、抗蚀剂层、或其合适的组合形成。此外，可以使用任何合适的手段形成掩模。即，例如，掩模可以直接沉积、生长、和/或涂覆到epi层14A的该部分上。此外，一旦掩模材料已经沉积在epi层14A的表面上，可以通过将掩模材料图案化(例如，光刻图案化)来形成掩模以暴露或露出epi层14A的一部分。然后，可以穿过epi层14A的暴露部分选择性地注入该组CB区34，并且然后可以去除掩模。

在一些实施例中，该组CB区34可以用标准低能量注入技术进行注入。例如，该组CB区34可以被注入到小于或等于1μm的深度。相应地，可以使用小于500keV的注入能量来注入每个CB区34。然而，在一些实施例中，可以根据合适的高能离子注入技术来注入该组CB区34。此外，可以使用大于500keV和/或小于50MeV的注入能量来注入每个CB区34。此外，上述掩模可以是与高能离子注入结合使用的高能注入掩模(例如，绝缘体上硅(SOI)、多晶硅、厚氧化硅、高Z材料)。

在一些实施例中，在形成CB层18之后，过程200继续以将具有第二导电类型的浮空区注入(过程框208)到第一epi层14A的终端区24A中以限定结终端，比如JTE。更具体地，为了制造SiC-CB器件4B，其中至少第一JTE 12A在SiC-CB器件4B内部(例如，设置在至少CB层18中)并且器件层JTE 12Z与SiC-CB器件4B的表面42相邻，如图5所示，浮空区68可以被注入到第一epi层14A的终端区24A中。如上进一步所述，在具有附加epi层14(例如，14B、14C等)的SiC-CB器件中，浮空区68可以选择性地注入到每个epi层14、每隔一个epi层14中，以此类推。

可以根据任何合适的手段(例如，高能注入、低能注入)来注入浮空区68，如以上关于该组CB区34所描述的。因此，在一些实施例中，浮空区68然后可以选择性地通过终端区24A的由形成在终端区24A上的掩模暴露的部分注入，然后可以去除掩模。例如，浮空区68可以被注入到小于或等于1μm的深度。因此，可以使用小于500keV的注入能量来注入每个浮空区68。然而，在一些实施例中，可以根据合适的高能离子注入技术来注入浮空区68。因此，对于这种实施例，每个浮空区68可以被注入到epi层14A内大于大约5μm和/或小于大约15μm的深度。此外，一般可以使用大于500keV和/或小于50MeV的注入能量来注入每个浮空区68。

此外，在一些实施例中，浮空区68可以与该组CB区34同时注入。例如，使用相同的材料(例如Al、B、N、P等)并且在用于注入该组CB区34的同一离子注入步骤期间使用相同剂量/能量(例如，9.0×10¹²cm^-2)，第一JTE 12A的浮空区68可以以相同的掺杂剂类型(例如，p型或n型掺杂剂)注入，这可以减少制造时间和成本。在其他实施例中，第一JTE 12的浮空区68可以使用不同的掺杂剂材料和/或剂量/能量注入，这可能增加制造时间和成本，但可以使得能够实现第一JTE 12A的更大的设计灵活性(例如，掺杂剂材料，有效整体电荷等)。

在仅具有器件层JTE 12Z的实施例中，如图1所示，过程200可以在没有将浮空区68注入到第一epi层14A的终端区24A中的情况下进行。尽管如此，为了在SiC-CB器件4中形成合适数量的CB层14，过程200的一部分(例如，过程框202、过程框204、过程框206、和/或过程框208)可以重复一次或多次。因此，在注入浮空区68之后和/或在仅具有器件层JTE 12Z的实施例中，过程200可以继续以确定(决策框208)是否将附加CB层18B添加到SiC-CB器件4。在具有一个或多个附加CB层18的实施例中，可以在先前注入的CB层18A上形成第二epi层14B(过程框202)并且可以形成第二CB层18B(例如，过程框204、过程框206)。进一步，如上所述，附加浮空区68可以可选地被注入(过程框208)以限定附加JTE 12。

在完成一个或多个CB层18的制造之后，所示过程200继续以形成(过程框212)具有第一导电类型的最小epi掺杂浓度的器件epi层14Z。如参考CB层18的一个或多个epi层14的形成所讨论的(过程框202)，可以使用CVD来生长器件epi层14Z。可替代地，器件epi层14Z可以使用任何合适的技术生长到下面的CB层18上。器件epi层14Z也可以由一种或多种宽带隙半导体材料(比如碳化硅、氮化镓、金刚石、氮化铝、和/或氮化硼)形成。

进一步，器件epi层14Z可以具有第一导电类型(例如，n型)的最小epi掺杂浓度。更具体地，对于具有单个JTE 12(例如，器件层JTE 12Z)的SiC-CB器件4A，器件epi层14Z可以以最小epi掺杂浓度形成，该最小epi掺杂浓度小于或等于2.0×10¹⁵cm^-3，比如在8.0×10¹³cm^-3和1.0×10¹⁵cm^-3之间。在具有两个或更多个JTE 12(例如，12A、12Z)的实施例中，器件epi层14Z可以以小于或等于5.0×10¹⁵cm^-3的最小epi掺杂浓度形成。进一步，在一些实施例中，具有第一导电类型的一个或多个区可以注入到器件epi层14Z的第一部分(例如，有源区32Z和中间区28Z)中，以将器件epi层14Z的其他部分中第一导电类型的掺杂浓度调整到大于或等于5×10¹⁵每立方厘米(cm^-3)、例如1.0×10¹⁶cm^-3的掺杂浓度。

过程200然后可以继续以在器件epi层14Z的有源区32Z和/或中间区28Z内形成(过程框214)某些器件特征以限定器件层16。即，例如，CB总线38、阱区40、源极区44等可以形成(例如，注入)在有源区32Z和/或中间区28Z中以限定器件层16。例如，在一些实施例中，可以使用高能注入技术将CB总线38注入到有源区32Z和中间区28Z中。即，例如，可以以介于大约500keV与大约60MeV之间的注入加速能量注入CB总线38，以达到期望的深度。在一些实施例中，例如，可以注入CB总线38，使得其连接到一个或多个CB区34并与其电联接。进一步，虽然本文将过程框212描述为单个步骤，但可以理解，形成器件特征(例如，CB总线38、阱区40、中间阱区66、源极区44等)可以包括多个步骤，比如每个相应特征对应单独注入步骤和/或每个特征对应多个注入步骤。在一些实施例中，例如，可以在制造SiC-CB器件4所涉及的不同的相应步骤期间注入CB总线38的两个或更多个部分。例如，在具有多个CB层18(例如，第一CB层18A和第二CB层18B)的SiC-CB器件4B中，可以在形成第二CB层18B之后注入CB总线38的第一部分，以连接到第一CB层18A中的一个或多个CB区域34并与其电联接。随后，CB总线的第二部分可以被注入到器件层16中，以连接到CB总线38的第一部分和第二CB层18B中的一个或多个CB区域34以及连接到阱区40和/或中间阱区66并与其电联接。因此，本文描述的实施例旨在是说明性的而非限制性的。

进一步，过程200可以包括将具有第二导电类型的浮空区注入(过程框216)到器件epi层14Z的终端区24Z中以限定结终端，比如器件层JTE 12Z。如以上参考过程框206所描述的，可以根据任何合适的手段(例如，高能注入、低能注入)将浮空区68注入到终端区24Z内的一定深度(例如，相应地大于大约5μm和/或小于大约15μm、或小于或等于1μm)。进一步，在一些实施例中，注入到终端区24Z中的浮空区68可以具有与注入到在过程200的先前步骤(例如，过程框206)中形成的终端区24(例如，24A、24B等)中的浮空区68相同的有效掺杂分布。然而，在其他实施例中，与注入到其他终端区24(例如，24A、24B等)中的浮空区68相比，注入到终端区24Z中的浮空区68可以具有不同的有效掺杂分布。例如，由注入到器件终端区24Z中的浮空区68限定的JTE 12Z可以具有1.6×10¹³cm^-2的整体电荷，而由注入到终端区24A中的浮空区68限定的JTE 12A可以具有9.0×10¹²cm^-2的整体电荷，如上所讨论的。随后，根据本公开内容，可以执行其他处理步骤以形成SiC-CB器件4的其他特征(例如，栅极电极48、介电层46、源极触点54、漏极触点50等)，以形成功能器件。

本方案的技术效果包括SiC-CB器件的有效终端。附加地，所公开的终端设计相对于典型的终端设计消耗相对较小部分的管芯区域并且制造成本相对较低。例如，所公开的结终端扩展(JTE)可以被设计为具有一定宽度，使得JTE宽度与一维(1-D)耗尽宽度的比率最小化(例如，小于5，比如在1.5和5之间、在1.5和4之间、在1.5和3之间、在1.5和2之间)，这使得器件具有增大的可供有源区域使用的管芯面积。附加地，所公开的终端设计使得雪崩击穿合乎期望地主要发生在器件的有源区域和/或中间区域内，从而使得击穿电压能够接近器件的应有击穿电压。

所编写的本说明书使用了示例来公开本发明并且还使本领域的任何技术人员都能够实践本发明，包括制造和使用任何装置或系统以及执行任何结合的方法。本发明的可取得专利的范围由权利要求限定，并且可以包括本领域普通技术人员想到的其他示例。如果这样的其他示例具有与权利要求的字面语言没有不同的结构元件，或者如果它们包括与权利要求的字面语言没有实质性差异的等效结构元件，则它们旨在落入权利要求的范围内。

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