具体实施方式

实施例通常涉及半导体装置。尤其，一些实施例涉及晶体管装置。例如，一些实施例可能涉及LDMOS晶体管装置。例如，该晶体管装置可能被包含于功率放大器及开关中。

下面参照附图中所示的非限制性例子更充分地解释本发明的实施方式及其特定特征、优点及细节。略去关于已知材料、制造工具、加工技术等的说明，以免不必要地在细节上模糊本发明。不过，应当理解，尽管该详细说明及特定例子指明本发明的实施方式，但它们仅作为示例说明而非限制。本领域的技术人员由本申请将明白在基本发明概念的精神及/或范围内的各种替代、修改、附加及/或布置。

可应用如本文在说明书及权利要求中所使用的近似语言来修饰允许改变而不会导致相关基本功能改变的任何数量表示。因此，由一个或多个术语例如“大约”、“约”修饰的值不受限于指定的精确值。在一些情况下，该近似语言可与用于测量该值的仪器的精度对应。另外，由一个或多个术语例如“基本上”修饰的方向是指将在半导体行业的普通公差范围内应用的方向。例如，“基本平行”是指在半导体行业的普通公差范围内大体沿同一方向延伸，以及“基本垂直”是指呈九十度加上或减去半导体行业的普通公差的角度。

本文中所使用的术语仅出于说明特定实施例的目的，而非意图限制本发明。除非上下文中另外明确指出，否则如本文中所使用的单数形式“一”、“一个”以及“该”也意图包括复数形式。另外应当理解，术语“包括”(以及任何形式的包括，例如“comprises”及“comprising”)、“具有”(以及任何形式的具有，例如“has”及“having”)、“包含”(以及任何形式的包含，例如“includes”及“including”)、以及“含有”(以及任何形式的包含，例如“contains”及“containing”)都是开放连接动词。因此，“包括”、“具有”、“包含”或“含有”一个或多个步骤或元件的方法或装置拥有该一个或多个步骤或元件，但不限于仅有该一个或多个步骤或元件。同样，“包括”、“具有”、“包含”或“含有”一个或多个特征的方法步骤或装置元件拥有该一个或多个特征，但不限于仅有该一个或多个特征。而且，以特定方式配置的装置或结构至少以该方式配置，但还可以未列出的方式配置。

如本文所使用的术语“连接”在用以提及两个实体元件时是指该两个实体元件之间的直接连接。不过，术语“耦接”可指直接连接或通过一个或多个中间元件的连接。

如本文所使用的的术语“可”及“可能”表示可能在一组情况内发生；拥有指定的属性、特性或功能；及/或限定另一个动词(通过表达与受限动词关联的一个或多个能力、功能或可能性)。因此，使用“可”及“可能”表示被修饰的术语明显适合、能够或适于所指示的性能、功能或用途，同时考虑到在一些情况下，该修饰术语有时可能不适合、不能够或不适用。例如，在一些情况下，可预期事件或性能，而在其它情况下，该事件或性能可能不会发生，因此通过术语“可”及“可能”来体现这种区别。

图1A显示依据各种非限制性实施例的晶体管装置100的简化顶视图。图1B显示沿图1A的线A-A’的晶体管装置100的简化剖视图。晶体管装置100可为LDMOS晶体管装置。

晶体管装置100可包括衬底102。衬底102可为半导体衬底。例如，衬底102可包括半导体材料，例如但不限于硅(Si)、锗(Ge)、碳化硅(SiC)、砷化镓(GaAs)、氮化镓(GaN)，或其组合。

衬底102可包括设于其中的导电区104。导电区104可为高压阱区。本体区106及漂移(drift)区108也可被设于衬底102内，尤其导电区104内。如图1B中所示，漂移区108可邻接本体区106。漂移区108及本体区106可沿衬底102的顶部表面102t设置。此外，本体区106的深度D₁₀₆可小于漂移区108的深度D₁₀₈。漂移区108的深度D₁₀₈可基于要供给晶体管装置100的电压(Vdd)来配置。

晶体管装置100还可包括源区110及漏区112。源区110可设于导电区104(尤其，本体区106)内，且漏区112可设于导电区104(尤其，漂移区108)内。此外，晶体管装置100可包括设于本体区106内的本体接触(body contact)114，其中，本体接触114可邻接源区110。源区110、漏区112及本体接触114可沿衬底102的顶部表面102t设置。

晶体管装置100可为正(positive)沟道金属氧化物半导体(PMOS)装置。尤其，衬底102、漂移区108、源区110及漏区112可具有第一导电类型，或者换句话说，可包括具有第一导电类型的掺杂物。导电区104、本体区106及本体接触114可具有不同于该第一导电类型的第二导电类型，或者换句话说，可包括具有第二导电类型的掺杂物。例如，衬底102、漂移区108、源区110及漏区112可具有p型导电性，而导电区104、本体区106及本体接触114可具有n型导电性。p型掺杂物可包括硼(B)、铟(In)，或其组合；而n型掺杂剂可包括磷(p)、砷(As)、锑(Sb)，或其组合。

晶体管装置100还可包括设于衬底102内的第一隔离结构116。第一隔离结构116可沿导电区104的边界的至少一部分延伸。本文中所使用的“边界(border)”是指面向第一隔离结构116的导电区104的表面。在图1A中用虚线表示该“边界”。例如，如图1A中所示，第一隔离结构116可围绕导电区104。换句话说，第一隔离结构116可沿导电区104的整个边界延伸。不过，第一隔离结构116可替代地仅沿导电区104的边界的一部分延伸。例如，第一隔离结构116可沿导电区104的边界的至少50％设置；或者，第一隔离结构116可沿导电区104的边界的至少70％设置，或者甚至可沿导电区104的边界的至少90％设置。

如图1B中更清楚地显示，第一隔离结构116可部分设于导电区104内。不过，第一隔离结构116可替代地完全设于导电区104的外部，但邻接导电区104的边界，例如，接触面向第一隔离结构116的导电区104的表面。另外，如图1B中所示，第一隔离结构116可邻接本体区106及漂移区108。尽管在图1B中，显示晶体管装置100具有位于本体接触114与第一隔离结构116之间的本体区106的一部分，并具有位于漏区112与第一隔离结构116之间的漂移区108的一部分，但第一隔离结构116可替代地邻接漏区112及本体接触114的其中一者或两者。第一隔离结构116可为浅沟槽隔离(shallow trench isolation；STI)结构，并可包括隔离材料。该隔离材料可为介电材料或间隙填充氧化物，例如但不限于氧化硅、氮化硅、氮氧化硅，或其组合。第一隔离结构116的深度D₁₁₆可大约等于典型隔离装置的隔离结构的深度，且可等于或大于300纳米，当使用180纳米(nm)至130纳米技术节点制造晶体管装置100时。例如，第一隔离结构116的深度D₁₁₆可为约320纳米。不过，若使用其它技术节点来制造晶体管装置100，则第一隔离结构116的深度D₁₁₆可不同。

晶体管装置100还可包括设于衬底102内的第二隔离结构120。第二隔离结构120可完全设于导电区104内，尤其漂移区108内。换句话说，第二隔离结构120可为局部隔离结构。如图1B中所示，第二隔离结构120可设于源区110与漏区112之间。第二隔离结构120可与漏区112横向隔开，或者换句话说，漂移区108的一部分可设于第二隔离结构120与漏区112之间。尤其，第二隔离结构120可为超浅沟槽隔离(ultra-shallow trench isolation；USTI)结构，且可类似地包括隔离材料，例如介电材料或间隙填充氧化物(例如但不限于氧化硅、氮化硅、氮氧化硅，或其组合)。另外，第二隔离结构120的顶部表面120t可与第一隔离结构116的顶部表面116t及衬底102的顶部表面102t基本横向对齐。第二隔离结构120的深度D₁₂₀小于第一隔离结构116的深度D₁₁₆。例如，第二隔离结构120的深度D₁₂₀的范围可从第一隔离结构116的深度D₁₁₆的三分之一至第一隔离结构116的深度D₁₁₆的三分之二。尤其，当使用180纳米至130纳米技术节点制造晶体管装置100时，第二隔离结构120的深度D₁₂₀可等于或小于120纳米。例如，第二隔离结构120的深度D₁₂₀可为约120纳米。不过，若使用其它技术节点来制造晶体管装置100，则第二隔离结构120的深度D₁₂₀可不同。

晶体管装置100还可包括至少部分设于第二隔离结构120内的栅极结构122。栅极结构122可为垂直栅极结构。尤其，如图1B中所示，栅极结构122的第一部分122₁可设于第二隔离结构120内，且栅极结构122的第二部分122₂可设于衬底102上方。在图1B中，显示栅极结构122的第二部分122₂具有位于栅极结构122的第一部分122₁上方的沟槽1222R，但在替代的非限制性实施例中，此沟槽1222R可不存在。

请参照图1B，面向源区110的栅极结构122的一侧面122a可与第二隔离结构120的一侧面120a垂直对齐，且第二隔离结构120的一部分120₁可从栅极结构122向漏区112延伸。如图1B中所示，第二隔离结构120的一部分120₁可延伸超出栅极结构122。本体区106可设于第一隔离结构116与栅极结构122之间。栅极结构122可沿栅极结构122的侧面122a邻接本体区106，且第二隔离结构120可沿第二隔离结构120的侧面120a邻接本体区106。如图1B中所示，源区110可设于本体区106内，且可与栅极结构122隔开。换句话说，本体区106的一部分可设于源区110与栅极结构122之间。如下面将参照图3详细所述，垂直沟道区可沿栅极结构122的侧面122a的至少一部分形成于本体区106中。另外，本体区106的深度D₁₀₆可在第二隔离结构120的深度D₁₂₀与设于第二隔离结构120内的栅极结构122的深度D₁₂₂₁(换句话说，栅极结构122的第一部分122₁的深度D₁₂₂₁)之间。尤其，深度D₁₀₆可小于深度D₁₂₀但大于深度D₁₂₂₁。

请参照图1B，栅极结构122可包括栅极氧化物层124及栅极元件126。栅极氧化物层124可沿本体区106上方的衬底102的顶部表面102t、沿本体区106及第二隔离结构120延伸，并进一步沿第二隔离结构120上方的衬底102的顶部表面102t延伸。栅极元件126可设于栅极氧化物层124上方。栅极氧化物层124可包括栅极氧化物材料，例如但不限于二氧化硅；不过，栅极元件126可包括导电材料，例如但不限于多晶硅或金属(例如，氮化钛、氮化钽、钨、其合金或其组合)。

晶体管装置100还可包括沿栅极元件126的侧面设置的间隙壁127a、127b、127c、127d。间隙壁127a、127b、127c、127d可包括介电材料，例如但不限于氧化硅、氮化硅、氮氧化硅，或其组合。为说明清楚，图1A中未显示间隙壁127a、127b、127c、127d。

晶体管装置100还可包括从栅极结构122的第二部分122₂上方延伸至衬底102的顶部表面102t的硅化物阻挡层128。如图1B中所示，硅化物阻挡层128还可沿栅极结构122与漏区112之间的衬底102的顶部表面102t延伸。另外，硅化物阻挡层128可与漏区112重叠。硅化物阻挡层128可为硅化物对准阻挡(silicon alignment block；SAB)氧化物层，并可包括阻挡材料，例如但不限于氧化硅、氮化硅或其组合。

如图1B中所示，晶体管装置100还可包括设于衬底102上方的绝缘层130。栅极结构122的第二部分122₂与硅化物阻挡层128可设于绝缘层130内。绝缘层130可为层间介电(inter-layer dielectric；ILD)层，并可包括绝缘材料，例如但不限于氧化硅、二氧化硅、氮化硅或其组合。

如图1A中所示，晶体管装置100还可包括设于本体区114及源区110上方并与其接触的多个第一接触150，设于栅极结构122上方并与其接触的多个第二接触152，设于漏区112上方并与其接触的多个第三接触154，以及设于衬底102上方并与其接触的多个第四接触156(可为接地区域接触)。第一、第二、第三及第四接触150、152、154、156可为包括导电材料(例如但不限于铝、铜、钨、其合金或其组合)的导电接触。

图2A至2L显示依据各种非限制性实施例形成晶体管装置100的方法的简化剖视图。为说明清楚，自图2A至2L中省略某些附图标记。

请参照图2A及2B，该方法可包括提供衬底102，并在衬底102内形成第一隔离结构116及第二隔离结构120。为形成第一隔离结构116，可蚀刻衬底102以形成开口，并用隔离材料填充该开口。随后，可类似地通过蚀刻衬底102以形成开口并用隔离材料填充该开口来形成第二隔离结构120。或者，可同时用隔离材料填充第一及第二隔离结构116、120两者的开口。另外，在用隔离材料填充该开口之后，可执行平滑化制程(例如，化学机械抛光(chemical mechanical polishing；CMP)制程)，以移除衬底102外部的隔离材料，从而使隔离结构116、120的顶部表面116t、120t可相互对齐，并与衬底102的顶部表面102t对齐。

请参照图2C，该方法还可包括在衬底102内形成导电区104，并在导电区104内形成漂移区108。导电区104及漂移区108可通过在衬底102的相应区域中沉积掺杂物来形成。

请参照图2D-2H，该方法还可包括形成至少部分位于第二隔离结构120内的栅极结构122。如图2D中所示，可在衬底102上方形成具有开口202a的掩膜(mask)202。如图2E中所示，可通过掩膜202的开口202a蚀刻衬底102，以形成延伸至第二隔离结构120中的沟槽204。如图2F中所示，可在衬底102上方形成栅极氧化物材料层206，其一部分形成于沟槽204内。栅极氧化物材料层206可为通过氧化衬底102的表面形成的热氧化物。如图2G中所示，接着可在栅极氧化物材料206上方形成导电材料层208，类似地，其一部分形成于沟槽204内。如图2H中所示，可移除栅极氧化物材料206的一部分及导电材料208的一部分(例如，通过使用另一个掩膜的单个蚀刻制程)，以形成栅极结构122。尤其，剩余的栅极氧化物材料206可形成栅极氧化物层124，且剩余的导电材料208可形成栅极元件126。

请参照图2I，该方法还可包括在导电区104内形成本体区106。为形成本体区106，可在衬底102上方及栅极结构122上方形成具有开口210a的另一个掩膜210。接着，可通过另一个掩膜210的开口210a在衬底102中沉积掺杂物。如箭头250所示，可以基本垂直于衬底102的顶部表面102t的角度将该掺杂物沉积于衬底102中。

请参照图2J，该方法还可包括沿栅极元件126的侧面形成间隙壁127a、127b、127c、127d。可通过在衬底102及栅极元件126上方沉积介电材料并蚀刻该介电材料来形成间隙壁127a、127b、127c、127d。

请参照图2K，该方法还可包括形成源区110、漏区112以及本体接触114。源区110、漏区112以及本体接触114可通过使用例如离子注入将掺杂物注入相应区域106、108中来形成。或者，源区110、漏区112以及本体接触114可通过在衬底102上方形成掩膜并通过这些掩膜的开口掺杂衬底102的相应区域来形成。

请参照图2L，该方法还可包括形成硅化物阻挡层128。为形成硅化物阻挡层128，可在栅极结构122及衬底102上方沉积阻挡材料，以及蚀刻该阻挡材料。该方法还可包括通过在衬底102上方沉积绝缘材料来形成绝缘层130。

针对该方法的上述顺序仅意在说明，除非另外特别说明，否则该方法不限于上面具体描述的顺序。

图3显示在使用期间的晶体管装置100，衬底102、漂移区108、源区110及漏区112具有p型导电性，而导电区104、本体区106及本体接触114具有n型导电性。同样，为说明清楚，自图3中省略某些附图标记。

如图3中所示，当晶体管装置100处于使用期间时，可向栅极结构122施加足够大的栅极电压(gate voltage；VG)，以在栅极结构122下方并沿栅极结构122的侧面122a的本体区106的一部分内形成垂直沟道区C₁₀₆。如图3中所示，垂直沟道区C₁₀₆的长度L_C106可大约等于栅极结构122的第一部分122₁的深度D₁₂₂₁。通过在源区110与漏区112之间进一步施加电压差(漏极电压(drain voltage；VD)–源极电压(source voltage；VS))，电子可从源区110向漏区112(如箭头302所示)流动。如图3中所示，该电子可流过垂直沟道区C₁₀₆并流过位于第二隔离结构120下方的漂移区108。可利用分别设于源区110、栅极结构122及漏区112上方的第一、第二及第三接触150、152、154来施加源极电压VS、栅极电压VG以及漏极电压VD。由于第一接触150可设于本体接触114及源区110两者上方，因此本体接触114及源区110可被连接至同一电压VS。应当理解，若该第一导电类型及该第二导电类型分别为n型及p型，则该电子的流动可沿相反的方向，尤其，从漏区112至源区110。

与现有技术的晶体管装置相比，晶体管装置100可具有较高的击穿电压(breakdown voltage；BV)、较低的导通电阻(on-resistance；Ron)以及改进的开关性能，例如较低的开关损耗。换句话说，晶体管装置100可具有改进的性能参数，例如改进的品质因数(figure-of-merit；FOM＝Ron×BV)、改进的Baliga品质因数(BFOM＝BV²/Ron)以及改进的Ron×Qgg参数，其中，Qgg表示晶体管装置100的栅极电荷。

例如，通过使用具有较小深度D₁₂₀的第二隔离结构120，漂移区108的掺杂区域可较大并可减小漂移区108内的电场。因此，第二隔离结构120可有助于降低装置100的导通电阻。图4显示曲线图(plot)402、404，其分别说明晶体管装置100以及类似于晶体管装置100但第二隔离结构120被与第一隔离结构116类似的隔离结构替代的晶体管装置的漏极电流-栅极电压(ID-VG)关系。在漏极电压(VD)被设为0.05V的情况下获得曲线图402、404。如图4中所示，在可设置漏区112的漂移区108中具有第二隔离结构120的情况下，可减小晶体管装置100的导通电阻并可改进线性漏极电流ID_Lin。

而且，将栅极结构122部分延伸至第二隔离结构120中可允许在向栅极结构122施加足够大的栅极电压时，形成垂直的(而不是水平的)沟道区C₁₀₆。这可有助于减小沟道区C₁₀₆的长度，并相应地，可减小晶体管装置100的导通电阻。另外，硅化物阻挡层128可有助于减小在高电流情况下的晶体管装置100中的过电压应力。此外，本体区106可有助于减小装置100的导通电阻。另外，由于第二隔离结构120的部分120₁从栅极结构122向漏区112延伸，与现有技术的装置相比，可在晶体管装置100中设置较厚的栅极至漏极氧化物层。这可有助于减小晶体管装置100的栅极至漏极电容(gate to drain capacitance；Cgd)。

晶体管装置100的制造还可包括更少的蚀刻工艺。例如，晶体管装置100的本体区106的形成可为自控/自对准制程(因此，本体区106可被称为自对准本体注入)。尤其，如上面参考图2A至2L所述，可在形成栅极结构122之后形成本体区106。由于栅极结构122可部分延伸至第二隔离结构120中，故可通过栅极结构122引导掺杂物在衬底102中的沉积，以沿侧面122a在本体区106与栅极结构122之间实现重叠。因此，在沉积栅极氧化物材料206及导电材料208之后，这些材料206、208的单个蚀刻(而不是两个单独的蚀刻制程)可足以形成栅极结构122，并暴露衬底102的一部分以形成本体区106。

图5显示依据替代非限制性实施例的晶体管装置500。晶体管装置500与晶体管装置100类似，因此，用相同的附图标记来表示共同的特征，且无需讨论。

与晶体管装置100相比，在晶体管装置500中，晶体管装置500可包括设于衬底102内(尤其导电区104内)的另一个导电区502。另一个导电区502可为高压阱区。本体区106及漂移区108可设于另一个导电区502内。换句话说，源区110、漏区112及本体接触114可设于另一个导电区502内。晶体管装置500可为负(negative)沟道金属氧化物半导体(NMOS)装置。尤其，衬底102、另一个导电区502、本体区106及本体接触114可具有第一导电类型；而导电区104、漂移区108、源区110及漏区112可具有第二导电类型。例如，衬底102、另一个导电区502、本体区106及本体接触114可具有p型导电性，而导电区104、漂移区108、源区110及漏区112可具有n型导电性。

图6显示依据替代非限制性实施例的晶体管装置600。晶体管装置600与晶体管装置100类似，因此，用相同的附图标记来表示共同的特征，且无需讨论。

与晶体管装置100相比，在晶体管装置600中，栅极结构122可完全设于第二隔离结构120内。栅极结构122的顶部表面122t可与衬底102的顶部表面102t基本对齐，且在第二隔离结构120内的栅极结构122的深度D₁₂₂可大约等于在晶体管装置100中的深度D₁₂₂₁。另外，在晶体管装置600中可不存在硅化物阻挡层128。为形成晶体管装置600的栅极结构122，替代上面参照图2H所述的蚀刻制程，可执行平滑化制程(例如，CMP制程)，以移除位于衬底102上方的导电材料208及栅极氧化物材料206。还可执行脱氧制程(例如聚脱氧制程)，以更彻底地移除位于衬底102上方的导电材料208。

在图1、5及6中，显示第一隔离结构116及第二隔离结构120具有基本垂直于其相应顶部表面116t、120t的侧面。不过，作为替代，这些隔离结构116、120的侧面可相对于其顶部表面116t、120t倾斜一定角度。当晶体管装置100包括此类隔离结构116、120时，面向源区110的栅极结构122的侧面122a也可倾斜一定角度，使其可与第二隔离结构120的倾斜的侧面对齐，以邻接本体区106。另外，尽管在图1、5和6中显示第一及第二隔离结构116、120完全设于衬底102内，但这些隔离结构116、120可替代地延伸超出衬底102的顶部表面102t。例如，图7示显示可用于晶体管装置100中的示例第一及第二隔离结构116、120的透射电子显微镜(TEM)剖视图像，其中，这些隔离结构116、120可具有倾斜的侧面并可延伸超出衬底102的顶部表面102t。如图7中所示，第一隔离结构116的顶部表面116t及第二隔离结构120的顶部表面120t可在衬底102的顶部表面102t上方彼此基本横向对齐。第二隔离结构120的深度D₁₂₀(自其顶部表面120t)可小于第一隔离结构116的深度D₁₁₆(自其顶部表面116t)。

可以其它特定形式实施本发明而不背离本发明的精神或基本特征。因此，上述实施例在各方面被视为示例性质而非限制本文中所述的发明。因此，本发明的范围由所附权利要求而非上述说明表示，且意图包括在该权利要求的等同意义及范围内的所有变更。