晶体管及其制造方法
阅读说明：本技术 晶体管及其制造方法 (Transistor and method of manufacturing the same ) 是由 廖宏魁 刘振强 施咏尧 于 2020-06-04 设计创作，主要内容包括：本发明公开一种晶体管及其制造方法。所述晶体管包括基底、集极、基极、射极以及扩散障碍层。所述集极设置于所述基底上。所述基极设置于所述集极上。所述射极设置于所述基极上。所述扩散障碍层设置于所述基极与所述射极之间。所述基极的上部包括掺杂层,且所述扩散障碍层设置于所述掺杂层上。所述射极、所述掺杂层与所述集极为第一导电型,且所述基极的其余部分为第二导电型。(The invention discloses a transistor and a manufacturing method thereof. The transistor includes a substrate, a collector, a base, an emitter, and a diffusion barrier layer. The collector is disposed on the substrate. The base electrode is arranged on the collector. The emitter is disposed on the base. The diffusion barrier layer is disposed between the base and the emitter. The upper portion of the base electrode includes a doped layer, and the diffusion barrier layer is disposed on the doped layer. The emitter, the doped layer and the collector are of a first conductivity type, and the remainder of the base is of a second conductivity type.)
技术领域
本发明涉及一种半导体装置及其制造方法，且特别是涉及一种晶体管及 其制造方法。
背景技术
异质结双载流子晶体管(heterojunction bipolar transistor，HBT)为一种 双极性晶体管，其中射极(emitter)和基极(base)各自包括不同的半导体材 料，以形成异质结，即PN结。相较于一般的双极性晶体管，异质结双载流 子晶体管具有更佳的高频信号特性和基极发射效率，因此可以在高达数百 GHz的信号下工作而被广泛地应用。
一般来说，在异质结双载流子晶体管的制造过程中，在形成基极之后， 会于基极上形成具有不同导电型的射极。由于射极通常是通过同步(in-situ) 掺杂的方式来形成，因此射极中的掺质会扩散至基极的上部中。此外，在形 成射极之后，后续的热制作工艺也会使得射极中的掺质会扩散至基极的上部 中。为了避免这些掺质进一步扩散穿透基极，通常会形成具有较大厚度的基 极。如此一来，导致基极的电阻值提高，且因此降低了异质结双载流子晶体 管的截止频率(cutoff frequency)而使得元件效能降低。
发明内容
本发明提供一种晶体管，其中扩散障碍层设置于基极与射极之间。
发明提供一种晶体管的制造方法，其在基极与射极之间形成扩散障碍层。
本发明的晶体管包括基底、集极(collector)、基极(base)、射极(emitter) 以及扩散障碍层。所述集极设置于所述基底上。所述基极设置于所述集极上。 所述射极设置于所述基极上。所述扩散障碍层设置于所述基极与所述射极之 间。所述基极的上部包括掺杂层，且所述扩散障碍层设置于所述掺杂层上。 所述射极、所述掺杂层与所述集极为第一导电型，且所述基极的其余部分为 第二导电型。
在本发明的晶体管的一实施例中，所述扩散障碍层包括氮化硅层。
在本发明的晶体管的一实施例中，所述扩散障碍层的厚度介于至 之间。
在本发明的晶体管的一实施例中，所述基极包括硅锗层、经掺杂的碳化 硅锗层以及所述掺杂层。所述硅锗层设置于所述集极上。所述经掺杂的碳化 硅锗层设置于所述硅锗层上。所述掺杂层设置于所述经掺杂的碳化硅锗层上。
在本发明的晶体管的一实施例中，所述掺杂层为经掺杂的多晶硅层。
本发明的晶体管的制造方法包括以下步骤。首先，在基底上形成集极。 接着，在所述集极上形成基极。然后，在所述基极上形成扩散障碍层。之后， 在所述扩散障碍层上形成经掺杂的射极，其中所述经掺杂的射极中的掺质穿 过扩散障碍层而进入所述基极的上部中，以使所述基极的所述上部形成为掺 杂层。所述经掺杂的射极、所述掺杂层与所述集极为第一导电型，且所述基 极为第二导电型。
在本发明的晶体管的制造方法的一实施例中，所述扩散障碍层包括氮化 硅层。
在本发明的晶体管的制造方法的一实施例中，所述扩散障碍层的厚度介 于至之间。
在本发明的晶体管的制造方法的一实施例中，所述基极的形成方法包括 以下步骤。首先，在所述集极上形成硅锗层。接着，在所述硅锗层上形成经 掺杂的碳化硅锗层。之后，在所述经掺杂的碳化硅锗层上形成未经掺杂层。 所述基极的所述上部为所述未经掺杂层。
在本发明的晶体管的制造方法的一实施例中，所述未经掺杂层包括未经 掺杂的多晶硅层。
基于上述，在本发明中，扩散障碍层设置于基极与射极之间且扩散障碍 层具有减少射极中的掺质到达下方膜层中的深度的特性，因此可有效地减少 基极的厚度，以及有效地缩短形成基极的时间。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合 所附的附图作详细说明如下。
附图说明
图1A至图1C为本发明第一实施例的晶体管的制造流程剖面示意图；
图2A至图2C为本发明第二实施例的晶体管的制造流程剖面示意图。
符号说明
10、20:晶体管
100:基底
102:集极层
104:基极层
104a、206a:掺杂层
106:扩散障碍层
108:射极层
202:硅锗层
204:经掺杂的碳化硅锗层
206:未经掺杂层
具体实施方式
下文列举实施例并配合所附的附图来进行详细地说明，但所提供的实施 例并非用以限制本发明所涵盖的范围。此外，附图仅以说明为目的，并未依 照原尺寸作图。为了方便理解，在下述说明中相同的元件将以相同的符号标 示来说明。
关于文中所提到「包含」、「包括」、「具有」等的用语均为开放性的用语， 也就是指「包含但不限于」。
此外，文中所提到「上」、「下」等的方向性用语，仅是用以参考附图的 方向，并非用以限制本发明。
图1A至图1C为依照本发明第一实施例的晶体管的制造流程剖面示意 图。在本实施例中，第一导电型为N型，而第二导电型为P型，但本发明不 限于此。在其他实施例中，第一导电型可为P型，而第二导电型可为N型。 此外，在本实施例中，所形成的晶体管为异质结双载流子晶体管，其主要包 括集极、基极、射极以及扩散障碍层，以下将对此进行详细说明。
首先，参照图1A，提供基底100。基底100例如为硅基底。在本实施例 中，基底100可以是第二导电型(P型)的硅基底。接着，在基底100上形 成集极层102。集极层102用以形成本实施例的晶体管的集极。在本实施例 中，集极例如为第一导电型(N型)。在本实施例中，集极层102例如为硅 层，其形成方法例如是进行外延成长制作工艺，且在形成过程中同步地掺杂 第一导电型的掺质。之后，在集极层102上形成基极层104。基极层104用 以形成本实施例的晶体管的基极。在本实施例中，基极例如为第二导电型(P 型)。在本实施例中，基极层104例如为硅锗层，其形成方法例如是进行化 学气相沉积制作工艺，且在形成过程中同步地掺杂第二导电型的掺质。
接着，参照图1B，在基极层104上形成扩散障碍层106。在本实施例 中，扩散障碍层106例如为氮化硅层，其形成方法例如是进行化学气相沉积 制作工艺。扩散障碍层106具有减少掺质(例如后续形成于扩散障碍层106 上的膜层中的掺质)穿过扩散障碍层106而到达下方膜层中的深度的特性。 上述「减少掺质穿过而到达下方膜层中的深度」表示相较于不具有扩散障碍 层106的情况掺质到达下方膜层中的深度减少。在本实施例中，扩散障碍层106的厚度例如介于至之间，较佳介于至之间。当扩散障 碍层106的厚度超过时，仅能允许极微量的掺质穿过，甚至无法允许 掺质穿过。当扩散障碍层106的厚度少于时，无法有效地减少掺质到达 下方膜层中的深度。
之后，参照图1C，在扩散障碍层106上形成射极层108，以完成本实施 例的晶体管10的制造。射极层108用以形成本实施例的晶体管的射极。在 本实施例中，射极例如为第一导电型(N型)。一般来说，射极层108为经 高浓度掺杂的膜层，意即其掺杂浓度通常高于集极层102与基极层104的掺 杂浓度。在本实施例中，射极层108的形成方法例如是进行化学气相沉积制 作工艺，且在形成过程中同步地掺杂第一导电型的掺质。
在形成射极层108的过程中，射极层108中的掺质会向外部扩散而进入 下方的基极层104中。此外，在形成晶体管10之后，在后续的热制作工艺 中也会使射极层108中的掺质向外部扩散而进入下方的基极层104中。在本 实施例中，由于基极层104上形成有扩散障碍层106且扩散障碍层106具有 减少掺质到达基极层104中的深度的特性，因此可使得射极层108中的掺质 仅扩散至基极层104的上部中。此时，基极层104的上部的导电型会由第二导电型(P型)转变为第一导电型(N型)，以形成掺杂层104a。
在本实施例中，扩散障碍层106可避免基极层104因射极层108中的掺 质进入而整个转变为第一导电型(N型)。另一方面，由于扩散障碍层106可 使射极层108中的掺质仅进入基极层104的上部中，因此可不需形成具有较 大厚度的基极层104，亦即相较于不具有扩散障碍层106的情况基极层104 的厚度可减小。如此一来，可有效地降低本实施例的晶体管10的整体厚度， 且可有效地缩短形成基极层104的时间。
在本实施例的晶体管10中，基极为单一膜层(基极层104)，但本发明 不限于此。在其他实施例中，基极也可具有由多层膜层所构成的复合结构。
图2A至图2C为依照本发明第二实施例的晶体管的制造流程剖面示意 图。在本实施例中，与第一实施例相同的元件将以相同的元件符号表示，且 不再对其进行说明。
首先，参照图2A，提供基底100。在本实施例中，基底100例如为第二 导电型(P型)。接着，在基底100上形成集极层102。集极层102用以形成 本实施例的晶体管的集极。在本实施例中，集极例如为第一导电型(N型)。 然后，在集极层102上形成硅锗层202。在本实施例中，硅锗层202的形成 方法例如是进行化学气相沉积制作工艺。接着，在硅锗层202上形成经掺杂 的碳化硅锗层204。在本实施例中，经掺杂的碳化硅锗层204例如为第二导 电型(P型)。在本实施例中，经掺杂的碳化硅锗层204的形成方法例如是进 行化学气相沉积制作工艺，且在形成过程中同步地掺杂第二导电型的掺质。 之后，在经掺杂的碳化硅锗层204上形成未经掺杂层206。未经掺杂层206 例如为未经掺杂的多晶硅层。在本实施例中，在本实施例中，未经掺杂层206 的形成方法例如是进行化学气相沉积制作工艺。在本实施例中，硅锗层202、 经掺杂的碳化硅锗层204与未经掺杂层206用以形成本实施例的晶体管的基 极。
接着，参照图2B，在未经掺杂层206上形成扩散障碍层106。在本实施 例中，扩散障碍层106例如为氮化硅层，其形成方法例如是进行化学气相沉 积制作工艺。扩散障碍层106具有减少掺质穿过扩散障碍层106而到达下方 膜层中的深度的特性。在本实施例中，扩散障碍层106的厚度例如介于至之间，较佳介于至之间。当扩散障碍层106的厚度超过 时，仅能允许极微量的掺质穿过，甚至无法允许掺质穿过。当扩散障碍层 106的厚度少于时，无法有效地减少掺质到达下方膜层中的深度。
之后，参照图2C，在扩散障碍层106上形成射极层108，，以完成本实 施例的晶体管20的制造。射极层108用以形成本实施例的晶体管的射极。 在本实施例中，射极例如为第一导电型(N型)。一般来说，射极层108为 经高浓度掺杂的膜层，意即其掺杂浓度通常高于集极层102与基极(经掺杂 的碳化硅锗层204)的掺杂浓度。在本实施例中，射极层108的形成方法例 如是进行化学气相沉积制作工艺，且在形成过程中同步地掺杂第一导电型的 掺质。
在形成射极层108的过程中，射极层108中的掺质会向外部扩散而进入 下方的未经掺杂层206中。此外，在形成晶体管10之后，在后续的热制作 工艺中也会使射极层108中的掺质会向外部扩散而进入下方的未经掺杂层 206中。在本实施例中。由于未经掺杂层206上形成有扩散障碍层106且扩 散障碍层106具有减少掺质到达下方膜层中的深度的特性，因此可使得射极 层108中的掺质仅扩散至未经掺杂层206中。此时，第二导电型(P型)的 未经掺杂层206会转变为第一导电型(N型)的掺杂层206a。
在本实施例中，由于扩散障碍层106可使射极层108中的掺质仅进入未 经掺杂层206中，因此通过控制未经掺杂层206的形成厚度可使未经掺杂层 206完全转变为掺杂层206a。此外，由于扩散障碍层106具有减少掺质到达 下方膜层中的深度的特性，因此可不需形成具有较大厚度的未经掺杂层206 来避免掺质穿过未经掺杂层206。如此一来，可有效地降低本实施例的晶体 管20的整体厚度，且可有效地缩短形成未经掺杂层206的时间。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何 所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些 许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。