具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本公开实施例的全面理解。然而，明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在此使用的术语仅仅是为了描述具体实施例，而并非意在限制本公开。在此使用的术语“包括”、“包含”等表明了所述特征、步骤、操作和/或部件的存在，但是并不排除存在或添加一个或多个其他特征、步骤、操作或部件。

在此使用的所有术语(包括技术和科学术语)具有本领域技术人员通常所理解的含义，除非另外定义。应注意，这里使用的术语应解释为具有与本说明书的上下文相一致的含义，而不应以理想化或过于刻板的方式来解释。

一般HEMT器件会做成凹槽结构，指的是对栅下的半导体层进行浅层刻蚀，非栅金属下的半导体区域不进行刻蚀，栅极结构参照图3。

本公开提供了一种高电子迁移率晶体管的栅结构，包括：栅极，设于高电子迁移率晶体管的源极和漏极之间；两个栅下凹槽，刻蚀形成于高电子迁移率晶体管的势垒层；栅极的栅脚设于两个栅下凹槽之间，其中，部分栅脚至少设于两个栅下凹槽其中一个中。相比于传统的栅结构，本公开提供的高电子迁移率晶体管的栅结构对沟道电子的控制能力更强，输出电流增加，还可以分散电场结构，使其击穿电压增强。

图1、2示意性示出了本公开实施例提供的两种高电子迁移率晶体管的栅结构的示意图。

在本公开实施例中，栅极为T字型结构。

如图1所示，在本公开实施例提供的一种高电子迁移率晶体管的栅结构，两个栅下凹槽对称的分设于栅极两侧，两个栅下凹槽相邻的两侧均设有部分栅极的栅脚。该结构类似双栅结构，有利于增强高电子迁移率晶体管的栅控能力。

如图2所示，在本公开实施例提供的另一种高电子迁移率晶体管的栅结构中，栅极的栅脚一部分设于两个栅下凹槽的其中一个中，另一部分设于两个栅下凹槽之间的势垒层上。该结构中，凹槽中的栅脚部分起到场板的作用，可以调节器件内部电场分布，抑制电场强度，从而提高该高电子迁移率晶体管的击穿电压。

可选的，在本公开实施例提供的高电子迁移率晶体管的栅结构中，栅下凹槽的刻蚀边缘可以为垂直直角，也可以具有弧度。优选的，两个栅下凹槽的刻蚀边具有弧度，可以避免锐利直角带来的电场陡增，有利于分散电场分布，增强器件击穿电压。

可选的，在本公开实施例提供的高电子迁移率晶体管的栅结构中，两个凹槽刻蚀深度可以一样或者不一样，刻蚀宽度也可以一样或者不一样，可根据实际需求进行调节。具体的，两个栅下凹槽的深度与高电子迁移率晶体管的预设开启电压的正向漂移正相关，与所述高电子迁移率晶体管的输出电流负相关，可以根据对开启电压和输出电流的实际需求，分别设置两个栅下凹槽的深度。两个栅下凹槽的宽度与高电子迁移率晶体管的尺寸正相关，一般来说，栅下凹槽的宽度越宽越好，也可以根据对栅极对沟道载流子的控制能力精度的要求，调节其宽度。

图3示意性示出了传统高电子迁移率晶体管的结构示意图。

如图3所示，高电子迁移率晶体管的结构自下至上依次包括衬底1、成核层2、第一半导体层3、插入层4、第二半导体层5、帽层6，其还包括栅极9、源极7、漏极8，该栅极9、源极7、漏极8位于帽层6上方，栅极9位于源极7及漏极8之间。其中，衬底1为SiC，其也可以为单晶硅或氮化镓或蓝宝石；成核层2为A1N层，厚度为2nm，其用于提高第一半导体层3的成核质量；第一半导体层3为GaN层，厚度为2.5μm；插入层4为AlN层，其厚度为1nm，其用于提高高密度二维电子气(2-DEG)的限阈能力；第二半导体层5(即势垒层)为A1GaN，厚度为20nm，第二半导体层5的材料的带隙宽度大于第一半导体层3的材料的带隙宽度，其与第一半导体层3构成异质结；帽层6为GaN层，厚度为1-2nm，其用于保护第二半导体层5的界面；源极7及漏极8为钛层、铝层、镍层以及金层经高温合金形成，栅极9为镍层和金层叠置形成。多个周期的该器件结构可以通过N₂注入形成器件与器件之间的隔离，使器件之间互不影响。

在传统高电子迁移率晶体管中，栅结构包括栅极和一个栅极凹槽，该栅极的栅脚设于该凹槽之中。

图4示意性示出了本公开实施例提供的一种高电子迁移率晶体管的结构示意图。

图4为图1所示的高电子迁移率晶体管的具体结构示意图，如图4所示，两栅下凹槽对称设于栅极的栅脚两侧，且两各栅下凹槽中均设有部分栅金属，形成了双栅结构。栅下凹槽被刻蚀于第二半导体层(即势垒层中)。与传统高电子迁移率晶体管相比，增加的一个栅下凹槽，栅极的位置有所调整，形成了双栅结构，使得高电子迁移率晶体管的栅控能力增强，器件输出电流增加，由于栅脚凹槽的存在，分散了电场分布，增强了击穿电压。

在本公开实施例中，本实施例中，源极7和漏极8间距为2.4μm，源极7与栅极9间距为0.8μm，栅极9与漏极8间距为1.4μm；栅极9垂直宽度为0.2μm，高度为450nm，水平宽度0.6μm，其为T字型。

图5示出了如图1所示的高电子迁移率晶体管与传统高电子迁移率晶体管在夹断状态下沟道载流子浓度分布对比图。

如图5所示，图1所示的高电子迁移率晶体管与传统高电子迁移率晶体管相比，当器件处于截止状态时，沟道中的载流子浓度降低，器件泄漏电流降低，即栅控能力更强。

图6示意性示出了图2所示的高电子迁移率晶体管与传统高电子迁移率晶体管在高漏压下沟道电场分布对比图。

如图6所示，常规高电子迁移率晶体管的栅脚电场峰值为3.5MV/mm，图2所示的高电子迁移率晶体管的栅脚电场为3.28MV/mm，说明图2所示的高电子迁移率晶体管相比于传统的高电子迁移率晶体管，降低了电场强度，即提高器件的工作电压，增大其输出功率。

图7示意性示出了本公开实施例提供的一种高电子迁移率晶体管栅结构的制备方法。

如图7所示，本公开实施例提供的一种高电子迁移率晶体管的栅结构的制备方法包括步骤S1～S2。

S1，对高电子迁移率晶体管所在晶圆匀胶，光刻显影出两个栅下凹槽区域后，刻蚀高电子迁移率晶体管的势垒层，形成两个栅下凹槽。

在本公开实施例中，在光刻形成两个栅下凹槽时，通过回流技术使两个栅下凹槽边缘形成弧度。两个栅下凹槽的刻蚀边具有弧度，可以避免锐利直角带来的电场陡增，有利于分散电场分布，增强器件击穿电压。

在形成两个栅下凹槽后，S1还包括步骤S101～S102。

S101，将高电子迁移率晶体管所在晶圆去胶。

S102，将高电子迁移率晶体管所在晶圆表面清洗后进行高温退火，以修复刻蚀损伤。

S2，再次匀胶，曝光形成栅极区域，蒸发栅金属剥离形成栅极。

其中，栅极的部分栅脚至少设于两个栅下凹槽其中一个中。参考图1，当所述栅脚设于两个栅下凹槽之间，使两个栅下凹槽对称的分设于所述栅极两侧，且所述两个栅下凹槽相邻的两侧均设有部分所述栅极的栅脚时，得到类似双栅结构，可以提高高电子迁移率晶体管的栅控能力。参考图2，当所述栅极的栅脚一部分设于两个栅下凹槽的其中一个中，另一部分设于两个栅下凹槽之间的势垒层上时，该栅结构可以有效调节器件内部电场分布，从而提高高电子迁移率晶体管的击穿电压，即提高高电子迁移率晶体管的工作电压，增大其输出功率。

本领域技术人员可以理解，本公开的各个实施例和/或权利要求中记载的特征可以进行多种组合或/或结合，即使这样的组合或结合没有明确记载于本公开中。特别地，在不脱离本公开精神和教导的情况下，本公开的各个实施例和/或权利要求中记载的特征可以进行多种组合和/或结合。所有这些组合和/或结合均落入本公开的范围。

尽管已经参照本公开的特定示例性实施例示出并描述了本公开，但是本领域技术人员应该理解，在不背离所附权利要求及其等同物限定的本公开的精神和范围的情况下，可以对本公开进行形式和细节上的多种改变。因此，本公开的范围不应该限于上述实施例，而是应该不仅由所附权利要求来进行确定，还由所附权利要求的等同物来进行限定。