具体实施方式

在以下描述中，为了彻底理解本发明，提供了许多具体细节。然而，本领域技术人员应当理解，本发明可以在没有这些细节中的一个或多个的情况下实现。在其他示例中，出于简洁的目的，本领域已知的特征和技术将不再描述。

各种类型的短程射频(RF)通信变得无处不在，广泛的应用。例如，无源的非接触式数据设备用于授权访问安全设施，在销售点实现电子支付交易、在自动柜员机提取现金，将外围设备(例如，耳机、打印机、驱动器等)快速注册和/或连接到电子设备等。近场通信(NFC)是一种这样的RF通信技术，其使用设备之间的电感耦合来在短程(例如大约1.5英寸)上实现设备之间数据的非接触式交换。许多NFC应用支持无源的NFC设备，例如，无源卡或无源标签。在这样的应用中，无源设备包括一个或多个集成芯片和集成天线，但没有电池。当无源设备在被有源的读卡器设备读取时，读卡器(通常通过载波信号的幅移键控(ASK)调制)在RF载波上发送命令传输。RF载波在无源设备的天线中感应电流，该电流可以被无源设备收集，以为其集成芯片供电和计时。然后，激活的芯片可以通过在RF载波上发送回信号，以根据存储在无源设备上的数据被积极调制的响应信号来自动响应。读卡器可以检测和处理响应信号，以恢复传输的数据。

为了说明，图1示出了具有以所谓的卡模拟(CE)模式运行的设备的示意性近场通信(NFC)交易环境，作为本文中描述的各种实施例的上下文。CE设备120可以是智能电话、可穿戴设备(例如，智能手表或健身跟踪器)或任何其他合适的便携式电子设备。在该上下文中，CE设备120通常是有源设备，但是，CE设备120用于以其模拟无源的NFC设备例如无源的非接触式卡或标签的模式运行。例如，智能电话可以用于支持NFC CE运行模式，以便即使在断电时或在待机电源模式中，该智能电话可以用于实现移动支付交易等。

如上所述，典型的NFC交易可以涉及被诸如电子锁、销售点终端等读卡器110读取的CE设备120。读卡器110可以在通常为13.56兆赫兹的ASK调制的RF载波115上广播信号。RF载波115在CE设备120的天线130中感应电流，并且天线130可以专用于NFC通信。如图所示，CE设备120的天线130可以与一个或多个集成电路和/或数据存储器耦合。在一些实现中，一些或全部的集成电路是用于例如通过将集成NFC(或NFC CE模式)芯片组包括到智能电话中，来实现NFC CE运行模式的专用电路。在其他实现中，一些或全部的集成电路是由CE设备120的多功能组件实现的，例如由智能电话的主处理器和/或其他电路实现的。集成电路可以实现解调器模块140、功率调节器和/或恢复(power regulator and/or recovery，PRR)模块145、时钟模块150、控制器模块160和有源负载调制(ALM)模块165中的一些或全部。CE设备120的控制器模块160和/或其他模块可以包括以下组件或利用以下组件来实现：中央处理单元CPU、专用集成电路(application-specific integrated circuit，ASIC)、专用指令集处理器(application-specific instruction-set processor，ASIP)、数字信号处理器(digital signal processor，DSP)、现场可编程门阵列(field-programmable gatearray，FPGA)、可编程逻辑器件(programmable logic device，PLD)、控制器、微控制器单元、精简指令集(reduced instruction set，RISC)处理器、复杂指令集处理器(complexinstruction set processor，CISC)、微处理器等，或其任意组合。在一些情况下，由处于NFC CE模式的CE设备120传送的数据被存储在CE设备120的板载数据存储器155中，例如在所谓的安全元件中。在其他情况下，一些或全部的数据被存储在CE设备120外，例如在所谓的主机卡模拟(Host Card Emulation，HCE)实现等中。

在典型的运行示例中，RF载波115在CE设备120的天线130中感应电流信号。来自电流信号的能量可以被PRR模块145采集和调节，以给其他组件模块供电。在具有无源设备的典型的NFC读卡器/写入器模式中，可能根本没有电源，使得必须从接收到的RF载波115采集用于运行的所有功率。在NFC CE模式中，CE设备120通常包括电源147，例如集成电池。然而，期望的是，当CE设备120以NFC CE模式运行时，从集成电源147汲取最少的功率。

从RF载波115感应的电流信号也可以被解调器模块140解调，并且被时钟模块150用来生成内部时钟信号(或多个时钟信号)。如本文中所述，期望内部时钟信号跟踪RF载波115，以便可以用内部时钟信号来生成从CE设备120返回到读卡器110的响应传输。还可以用内部时钟信号来为其他组件计时，例如控制器模块160和ALM模块165。例如，控制器模块160在NFC CE模式中控制系统的一个或多个组件的运行，同时至少部分地由PRR模块输出的采集功率供电，并且同时由时钟模块150输出的内部时钟信号计时。以这种方式，控制器模块160可以根据与CE设备120相关联的特定数据，指挥ALM模块165通过切换负载(例如，通过以与恢复的时钟相同的频率切换功率放大器的开启和关闭)来有源调制内部时钟信号。例如，内部时钟信号的有源负载调制可以用于传送识别码、生物特征数据、图像数据等。

ALM模块165的输出是通过内部时钟信号输出的有源负载调制生成的ALM响应信号125。生成的ALM响应信号125用于驱动天线130，使得天线130将ALM响应信号125(例如，以与13.56兆赫兹相同的载波频率)广播回读卡器110。因此，在典型的NFC CE模式交易中，CE设备120检测来自读卡器110的ASK调制的RF载波115信号的广播，并以ALM响应信号125的广播自动响应。读卡器可以检测和处理响应ALM响应信号125，以恢复传输的数据，根据该传输数据，读卡器110可以做出适当的决定，例如，是否授权访问，是否授权支付交易，是否实现进一步的数据交换等。

值得注意的是，读卡器110和CE设备120依赖于特定的载波频率来进行通信，使得有效的交易可能依赖于CE设备120能够生成和维持准确跟踪接收到的RF载波115的可靠的内部时钟信号。然而，特别是在NFC CE模式中，RF载波115往往不为CE设备120提供可靠的时钟基准。例如，在NFC读卡器/写入器模式中，专用无源智能卡和/或智能标签通常利用能够接收较大的信号电平的较大天线来实现，并且专用无源智能卡和/或智能标签通常使用所谓的无源负载调制(passive load modulation，PLM)而不是ALM。然而，CE设备120通常包括明显较小的天线(例如，天线130)，该天线往往接收明显较小的信号电平，并且CE设备120和读卡器110天线之间的耦合往往较弱。因此，PLM往不足以进行读卡器110的检测，而ALM往往与这样的CE设备120一起使用。为了支持这样的ALM，可以期望CE设备120的时钟模块150包括更复杂的时钟电路，以根据接收到的小信号的RF载波115帮助生成稳定且准确的内部时钟信号，同时从电源147仅汲取最少的功率。时钟模块150的实施例包括锁相环(PLL)。PLL通过动态控制环路状态来运行，以试图维持其生成的输出和接收到的基准之间的跟踪。

对于增添的上下文，图2A示出了示意性示意性锁相环(PLL)电路200。PLL电路200根据接收到的PLL输入信号(PLL_in)205生成PLL输出信号(PLL_out)240。例如，PLL_in 205可以是从以NFC载波频率的RF载波115接收的时钟基准信号。PLL电路200使用反馈环路来生成PLL_out 240，以试图将PLL_out 240保持锁定到期望的输出频率(例如，PLL_in 205的频率，或者PLL_in 205的输入频率的整数倍或分数倍)。如图所示，PLL电路200包括相位比较块210、环路滤波器块220、压控振荡器块230。一些实现还包括分频器块250。

相位比较块210可以被实现为相位/频率检测器(phase/frequency detector，PFD)或任何其他合适的组件，其以输入基准频率(f_REF)接收PLL_in 205，并将PLL_in 205与由PLL电路200的反馈环路反馈的信号进行比较。反馈信号(PLL_fdbk 207)在反馈频率(f_FDBK)上。相位比较块210的输出是比较的函数，并且被馈送到环路滤波器块220。环路滤波器块220可以包括用于通过反馈环路促进滤波的任何合适的组件，例如电荷泵和低通滤波器。在一些实现中，电荷泵被实现为相位比较块210的一部分，并且用于驱动环路滤波器220。

环路滤波器块220的输出可以用作控制VCO块230的控制电压。VCO块230可以包括任何合适的振荡器，例如电感-电容(inductive-capacitive，LC)振荡器、环形振荡器等。因此，PLL电路200的输出频率(即，PLL_out 240的频率)或f_OUT可以至少部分地由VCO块230控制。在一些实现中，PLL_out 240被直接反馈到相位比较块210，以完成PLL电路200的反馈环路。在其他实现中，f_OUT进一步是与分频器块250相关联的分频值的函数。例如，如果分频器块250被设计为将f_OUT除以N(例如，其中，N是非零整数或实数)，则PLL电路200试图将f_OUT锁定到N倍的f_REF(PLL_in 205的频率)的频率。这样，与分频器块250相关联的分频值可以有效地定义PLL_out 240和PLL_in 205的频率之间的数学关系，从而有效地控制f_OUT。本文中描述的实施例总体上假设，PLL电路200用于生成PLL_out 240，以跟踪PLL_in 205的频率和相位(即，生成的内部时钟信号跟踪RF载波115)。因此，图1的时钟模块150的PLL电路200可以在没有分频器块250的情况下或N＝1的情况下实现。

对于进一步的上下文，图2B示出了常规的相位比较块210(标记为210’)的示意性实现。第一触发器212a被配置为用于检测PLL_in 205(时钟基准信号)的上升边缘的边缘检测器，并且第二触发器212b被配置为用于检测PLL_fdbk 207(与生成的内部时钟信号相对应的环路反馈信号)的上升边缘的边缘检测器。当第一触发器212a被触发时，其输出(并保持)第一相位跟踪信号215a(例如，“向上”信号)。当第二触发器212b被触发时，其输出(并保持)第二相位跟踪信号215b(例如，“向下”信号)。第一和第二相位跟踪信号215与生成环路滤波器电流输出217的电荷泵214耦合。具体地，第一相位跟踪信号215a将第一电流源耦合到环路滤波器电流输出217，增加了被泵送到环路滤波器的电流的量，并且第二相位跟踪信号215b将第二电流源耦合到环路滤波器电流输出217，减少了被泵送到环路滤波器的电流的量。两个相位跟踪信号215都与与门216耦合，该与门216输出复位信号209。因此，当两个相位跟踪信号215都被断言(即，上升边缘被两个触发器212检测到)时，复位信号209被断言，使触发器212复位，直到下一个PLL环路周期。

如本文中所用，诸如“断言”信号、信号“被断言”等的术语总体上旨在指示将信号设置为指示存在特定关联条件的逻辑值。在一些实施例中，信号通过具有高、正确或‘1’等的逻辑值被断言，例如通过将信号保持在与该逻辑值相关联的特定电压电平。例如，每个示出的触发器212被示为用于响应于检测到在其输入处接收的触发信号(即，PLL_in 205或PLL_fdbk 207)的上升边缘，通过在其“Q”输出处将各自的相位跟踪信号215切换到高电压电平，来断言相位跟踪信号215。然而，本领域技术人员认识到，由于本文中示出的和描述的实现的细微的变型，当特定信号被设置为逻辑低、错误、‘0’等时，认为“被断言”。例如，将每个相应的相位跟踪信号215耦合到其相关联的触发器212的Q条输出(Q的补码)，并且在到电荷泵214的路径中添加非门，从而产生基本等效电路，其中，相位跟踪信号215通过将其值设置为‘0’被“断言”。

实际上，如果PLL_in 205的相位相对于PLL_fdbk 207左移(即，比其快)，则第一触发器212a首先触发，从而断言第一相位跟踪信号215a(“向上”信号)。当第一相位跟踪信号215a被断言时，更多的电流经由电荷泵214被泵入环路滤波器220，以补偿相位差。当PLL_fdbk 207反馈边缘被第二触发器212b检测到时，第二相位跟踪信号215b瞬时被断言，使与门216断言复位信号209，并复位触发器212(以及取消断言相位跟踪信号215)。按照推论，如果PLL_fdbk 207的相位相对于PLL_in 205左移(即，比其快)，则第二触发器212b首先触发，从而断言第二相位跟踪信号215b(“向下”信号)。当第二相位跟踪信号215b被断言时，电流经由电荷泵214被降低到环路滤波器220，以补偿相位差。当PLL_in 205边缘被第一触发器212a检测到时，第一相位跟踪信号215a瞬时被断言，使与门216断言复位信号209，并复位触发器212(以及取消断言相位跟踪信号215)。

如上所述，PLL运行通常涉及环路状态的动态调整，以维持输出信号对输入基准的跟踪。只要在通过其进行跟踪的PLL的输入处存在稳定的时钟基准，所描述的常规相位跟踪(例如，根据图2B)往往工作良好。然而，在NFC CE模式的情况下，输入基准通常是天线130上的信号，该信号可能不可靠。例如，当CE设备120正在进行接收时，天线上的信号(RF载波115)正被ASK调制，使得PLL的时钟基准在存在和不存在之间不可预测地切换(即，假设NFC读卡器使用的典型的百分之百ASK调制)。同理，当CE设备120正在进行发射时，天线上的信号(ALM响应信号125)被有源地负载调制，使得信号的幅度根据数据信号而变化。如果使用PLL来跟踪不可靠的时钟基准，则PLL的输出同样是不可靠的输出信号。例如，在时钟基准变得不可靠的时期，相位和频率误差(相对于期望的载波相位和频率)可能会有很大的摆动，尽管可靠的时钟基准恢复时PLL试图重新跟踪。

因此，一些相位比较块210用于基于时钟基准的可靠性，在开环模式和闭环模式之间选择性地切换PLL。当时钟基准可靠时，期望PLL以闭环模式运行，从而通过动态地更新环路状态，跟踪PLL输出到其输入处的时钟基准。当时钟基准不可靠时，期望PLL在以开环模式运行，从而不跟踪PLL输出到其输入处的时钟基准，而是在最后更新的条件下维持其环路状态。如图所示，实现可以包括暂停信号211，该暂停信号响应于检测到载波处于不可靠条件而被断言。在这样的实现中，与门216的输出和暂停信号211可以是非门218的输入，该非门218输出复位信号209。例如，当时钟基准不可靠时，暂停信号211被断言，从而将触发器212保持在复位状态。没有边缘触发，没有断言相位跟踪信号215，也没有对提供给环路滤波器220的电流进行调整。因此，当暂停信号211被断言时，存在将不可靠的时钟基准与环路状态调整的有效解耦，并且PLL以开环方式运行。

一旦确定时钟基准不可靠，断言这种暂停信号211可以是触发PLL的开环运行的有效方法。然而，在某些情况下，可能难以精确检测时钟基准何时变得不可靠。例如，在NFC CE模式中，CE设备120的控制器模块160可以用来检测可靠的基准信号的损失，并且可以将暂停信号211断言为对时钟模块150的控制信号。然而，特别是在接收来自读卡器110的RF载波115时，控制器模块160可能无法准确地知道ASK调制的RF载波115何时会突然消失。而且，当ASK调制在高电平和低电平之间切换时，通常在天线130中会有一段时间继续存在感应的信号，但该信号实际具有随机相位；因此，在该时间范围期间，基准不可靠。由于这些和其他原因，在时钟基准变得不可靠的时刻与触发PLL以开环方式运行的时间之间通常存在延迟。即使当该延迟较短时，可以将明显的相位误差引入内部时钟信号。当切换回闭环运行时，也会出现类似的效果。例如，控制器模块160可能无法准确地知道ASK调制的RF载波115何时会突然再出现，和/或天线130中引起的信号何时会回到可靠的时钟基准。由于这些和其他原因，在时钟基准变得可靠的时刻与触发PLL以闭环方式运行的时间之间通常存在另一延迟。进一步地，如本文中所述，当PLL返回被切换回闭环模式时，最初可能做出不正确的跟踪决定，这可能导致进一步的延迟，直到PLL被准确地锁定回到再次可靠的时钟基准。

在NFC CE运行模式中，成功的运行可以依赖于所有通信阶段期间的准确载波跟踪，包括保护时间阶段、帧延迟时间(frame delay time，FDT)阶段、命令接收阶段和ALM阶段期间。一些应用具有对这种载波跟踪的相关运行约束(例如，由标准等指定的约束)。例如，即使在命令接收阶段和/或ALM阶段时间较长(例如，明显长于十毫秒)时，NFC CE模式应用可能需要以小于几度(例如，小于5度)的相位漂移来运行。这种跟踪在保护时间和帧延迟时间期间总体上可以是直接的，其中，RF载波115往往保持可靠。然而，如本文中所述，这种跟踪在由于RF载波115的ASK调制的命令接收阶段以及在由于ALM响应信号125的有源负载调制的ALM阶段变得更加困难。进一步地，基于以上内容，在不可靠的时钟基准的上下文中，存在涉及维持对期望载波的准确跟踪的问题的至少三个的时间范围，例如在命令接收阶段和ALM阶段期间。第一个时间范围在时钟基准变得不可靠时开始，在PLL进入开环模式并停止跟踪时结束，在此期间，常规的PLL会继续跟踪不可靠的时钟基准。第二个时间范围是PLL运行开环期间的时间范围，在此期间，PLL往往可以频率和/或相位漂移。第三个时间范围在PLL恢复到闭环模式并开始跟踪时钟基准时开始，在PLL成功锁定回到基准相位和频率时结束。

本文中描述的一些实施例试图解决涉及第一时间范围的问题。在典型的NFC CE实现中，当RF载波115的ASK调制导致作为时钟基准的载波的可靠性不可预测时，这样的实施例可能往往最适用于命令接收阶段。相反，在ALM阶段期间，CE设备120(例如，控制器模块160和/或ALM模块165)通常控制何时以及如何调制载波。因此，CE设备120可以准确地知道用于PLL的时钟基准何时可靠和不可靠，并且可以准确地控制PLL何时以开环和闭环模式运行的时序。可以仔细控制这种时序，以基本上消除时钟基准变得不可靠和PLL进入开环模式之间的任何延迟，从而基本上消除第一时间范围的影响。此外，本文中描述的实施例可以应用于任何合适的通信环境的任何合适的阶段，在该环境中，时钟模块150试图利用不可预测的不可靠的时钟基准来维持跟踪。

图3示出了根据各种实施例的示意性新型相位检测器300。相位检测器300可以是图2的PLL电路200的相位比较块210的实现，其可以包括在图1的CE设备120的时钟模块150的实现中。如图所示，相位检测器300的实施例包括边缘检测器310、限时器320和电荷泵214。在一些实施例中，边缘检测器310和电荷泵214包括与图2B的相位比较块210’的相似标记的组件相似的组件，并以与该相似的组件相似的方式运行。如上所述，边缘检测器310可以使用触发器212或其他合适的组件来检测PLL_in 205信号(时钟基准信号)和(从由PLL生成的内部时钟信号反馈的)PLL_fdbk 207信号的边缘。当检测到PLL_in 205边缘时，第一相位跟踪信号215a被断言；当检测到PLL_fdbk 207边缘时，第二相位跟踪信号215b被断言；并且当两个相位跟踪信号215都被断言时，一组逻辑门(与门216和非门218)断言复位信号，以复位触发器212，直到PLL的下一个环路迭代。如图所示，实现也可以包括暂停信号211，该暂停信号211可以有效地阻止相位检测器300跟踪时钟基准，从而将PLL设置为以开环模式运行。

在图2B所示的常规实现中，由触发器212断言的相位跟踪信号215直接控制电荷泵214。例如，第一相位跟踪信号215a的断言对应于PLL_fdbk 207滞后于PLL_in 205，这直接导致在电荷泵输出317处环路滤波器电流的补偿增加；并且第二相位跟踪信号215b对应于PLL_fdbk 207领先于PLL_in 205，这直接导致在电荷泵输出317处环路滤波器电流的补偿降低。然而，当PLL正在跟踪不可靠的时钟基准时，这可能导致明显的相位和频率误差(例如，直到暂停信号211最终被断言)。在图3的新型相位检测器300中，限时器320的实施例可以限制任何相位跟踪信号215的影响，从而限制在PLL跟踪不可靠的时钟基准的情况下可以被引入内部时钟信号的相位和频率误差的量。

如图所示，限时器320可以包括绝对相位检测(absolute phase detection，APD)子电路330、延迟计时器块340和脉冲选通子电路350。APD子电路330的实施例可以检测在PLL的当前运行周期相位跟踪信号215(第一或第二相位跟踪信号215之一)是否被边缘检测器310断言。如本文中所述，相位跟踪信号215指示PLL_fdbk 207和PLL_in 205之间检测到的相位差。响应于检测到基于相位跟踪信号215的PLL_fdbk 207和PLL_in 205之间的相位差，APD子电路330可以输出绝对相位信号335，使得绝对相位信号335被断言，而不管相位差的方向(即，不管PLL_fdbk 207是领先于还是落后于PLL_in 205)。例如，每当任一相位跟踪信号215为高电平时，绝对相位信号335自动升高，并且当相位跟踪信号215复位时，绝对相位信号335自动变为取消断言(恢复到低电平)。

延迟计时器块340的实施例与APD子电路330耦合，以确定被断言的相位跟踪信号215的信号持续时间是否超过阈值持续时间。在一些实施例中，例如通过硬编码到延迟计时器块340的电路中，阈值持续时间是固定的。在其他实施例中，阈值持续时间是可调整的。所示的实施例示出了与控制输入节点耦合的延迟计时器块340，以接收持续时间调整信号341，持续时间调整信号341可以有效地设置阈值持续时间。这种设置可以以任何合适的方式来实现。在一种实现中，持续时间调整信号341是硬件或固件控制的，例如使用开关、晶体管、可编程固件等。在另一实现中，持续时间调整信号341由软件、控制器模块160等动态可控制的。例如，在CE设备120的软件环境中可以设置与持续时间调整信号341相关联的值，从而调整阈值持续时间。

在一些实现中，APD子电路330基于绝对相位信号335确定信号持续时间是否超过阈值持续时间。例如，当绝对相位信号335被断言时，延迟时间开始记录绝对相位信号335被断言的持续时间。如果延迟计时器块340检测到持续时间已经达到或超过阈值持续时间，则延迟计时器块340可以断言门极触发信号345。如图所示，延迟计时器块340的实施例与复位信号209耦合，从而门极触发信号345与相位跟踪信号215一起被有效地复位。通常，当时钟基准不可靠时，例如当没有RF载波时，限时功能生效。这时，可能没有PLL_in 205的边缘要检测，从而可能没有相位跟踪信号215的复位(例如，直到再次存在时钟基准)。在其他情况下，可能存在RF载波；而它可能在其他方面不可靠(例如，具有不确定的相位等)。在这样的情况下，在PLL的每次环路迭代中，绝对相位信号335可以从检测到第一上升边缘(即，在该环路迭代中较快的PLL_in 205或PLL_fdbk 207的上升边缘)时被断言到检测到下一个上升边缘(即，在该环路迭代中较慢的PLL_in 205或PLL_fdbk 207的上升边缘)，在检测到下一个上升边缘时，相位跟踪信号215的复位被边缘检测器310触发。同理，可以看出，在PLL的每次环路迭代中，门极触发信号345可以从绝对相位信号335的断言首先超过阈值持续时间时被断言到在该环路迭代指示相位跟踪信号215的复位的复位信号209被断言。

脉冲选通子电路350的实施例与延迟计时器块340耦合，以选通被断言超过由延迟计时器块340控制的阈值持续时间的任何相位跟踪信号215的持续时间。在一些实施例中，自动响应于延时计时器子电路340对门极触发信号345的断言，脉冲选通子电路350强制取消断言任何被断言的相位跟踪信号215，直到触发器212的下次复位发生(例如，至少在PLL的当前环路迭代的剩余时间)。脉冲选通子电路350的输出是相位跟踪信号的限时集合215，表示为相位跟踪信号215’。该相位跟踪信号的限时集合215’可以用于控制电荷泵214。实际上，每个限时的相位跟踪信号215’可以等于相位跟踪信号215中对应的一个相位跟踪信号，只要其持续时间不超过阈值持续时间。例如，仅当对应的第一相位跟踪信号215a为高电平且门极触发信号345为低电平时，限时的第一相位跟踪信号215a’为高电平；当门极触发信号345为高电平时，限时的第一相位跟踪信号215a’为低电平，不管对应的第一相位跟踪信号215a的状态。

在一些实施例中，限时器320包括使能输入节点，用于接收限时使能信号331。在所示的实现中，限时使能信号331与APD子电路330耦合，可以有效地禁用限时器320。由于这种实现，当限时使能信号331被取消断言时，APD子电路330被有效地禁用，使得没有绝对相位信号335的断言。因此，绝对相位信号335不能超过阈值持续时间，使得没有门极触发信号345的任何断言，并且相位跟踪信号的限时集合215始终跟随它们对应的相位跟踪信号215。其他实现可以以任何其他合适的方式使用限时使能信号331，来提供限时器320的选择性启用和禁用。在一种这样的实现中，限时使能信号331与延迟计时器块340耦合，以在限时使能信号331被取消断言时将门极触发信号345保持在取消断言的状态。

一些实现使用限时使能信号331来在运行的某些阶段期间选择性地禁用限时器320。如上所述，限时器320的结果可以是限制PLL在任何一个或多个运行周期中进行动态调整的能力，从而将在跟踪不可靠基准时可能发生的相位和/或频率偏移的量最小化。然而，在运行的某些阶段，限制PLL的动态调整能力可以造成不期望的PLL功能的减慢。例如，在PLL启动期间，或者当PLL试图锁定到时钟基准时，可以期望这种锁定尽快发生。在那些阶段禁用限时器320可以允许PLL更大的每周期动态调整，这可以使PLL更快地锁定到时钟基准。

限时器320可以使用任何合适的组件以任何合适的布置来实现。图4示出了根据各种实施例的用于集成在时钟模块150的相位比较块中的限时器400的示意性电路实现。例如，限时器400可以是图3的相位检测器300中的限时器320的实现。所示的限时器400电路可以集成在其他组件的电路中，实现为专用集成电路，或以任何其他合适的方式实现。如图所示，限时器400可以具有输入和/或输出节点，用于将限时器400的组件与信号路径耦合，例如边缘检测器310和电荷泵214的信号路径。如参考图3所述，限时器400可以包括APD子电路330、延迟计时器块340和脉冲选通子电路350。

所示的APD子电路330包括具有与相位跟踪信号215耦合的输入的非门432，使得在第一和/或第二相位跟踪信号215被断言时，非门432断言其输出。因此，在非门432的输出处的被断言的信号指示PLL_in 205和PLL_fdbk 207之间存在相位差。在一些实现中，非门432的输出用作绝对相位信号335。在其他实现中，APD子电路330还包括具有与非门432的输出和限时使能信号331耦合的输入的与门434，使得仅在非门432输出和限时使能信号331都被断言时，与门434断言其输出。在这样的实现中，与门434的输出用作绝对相位信号335，使得绝对相位信号335指示在PLL_in 205和PLL_fdbk 207之间存在相位差并且限时被启用。

所示的延迟计时器块340通过绝对相位信号335可以与APD子电路330耦合。如图所示，延迟计时器块340可以包括多个时间延迟元件，例如以链方式耦合在一起的多个触发器442。触发器442链可以由明显快于PLL的输出频率(例如，载波频率)的任何合适的延迟计时器时钟信号443计时。运行中，当绝对相位信号335被断言时，它被计时到触发器442链中的第一个触发器442；并且绝对相位信号335的断言通过触发器442链传播，导致在延迟计时器时钟信号443的每个周期的情况下断言链中每个后续触发器442的输出。通过整个触发器442链传播所花费的时间量是链中触发器442的数量和延迟计时器时钟信号443的频率的函数，其有效地设置了阈值持续时间(即，触发器442链有效地实现了设置有阈值持续时间的延迟计时器)。如果继续通过整个触发器442链传播直到链中最后一个触发器442的输出最终被断言，则该输出可以用于断言作为指示已到达完整阈值持续时间的的门极触发信号345。如图所示，触发器442链与复位信号209(例如，通过缓冲器)耦合。因此，如果在PLL的当前运行周期中发生复位，则触发器442复位，这有效地复位延迟计时器。例如，在PLL的特定运行周期中，当相位跟踪信号215中的任一个被断言时，绝对相位信号335可以被断言，并且被断言的绝对相位信号335可以通过触发器442链开始传播。如果在传播到达链中的最后一个触发器442之前另一个相位跟踪信号215被断言，则复位被触发，导致断言复位信号209并复位延迟计时器。然而，如果在传播到达链中的最后一个触发器442之前另一个相位跟踪信号215未被断言，则链中最后一个触发器442的输出导致门极触发信号345被断言。门极触发信号345可以保持被断言，直到触发器212的下次复位。

在一些实现中，如图所示，延迟计时器块340包括选择器组件，例如多路复用器444。多路复用器444的输入与链中一些或所有触发器442的相应输出耦合，并且多路复用器444的输出是这些输入中选定的一个，这由持续时间调整信号341控制。在所示的实现中，通过选择某个触发器442输出用于断言门极触发信号345，设置持续时间调整信号341有效地控制触发器442链的长度。链中可以包括任何合适数量的延迟组件，这取决于期望的阈值延迟范围、期望调谐阈值延迟的精细程度和/或其他因素。在一些实现中，多路复用器444输出直接用作门极触发信号345。

所示的脉冲选通子电路350通过门极触发信号345与延迟计时器块340耦合。如图所示，脉冲选通子电路350可以包括反相器和一对与门452。响应于一个输入与门极触发信号345的补码的耦合以及另一个输入与相位跟踪信号215的相应的一个相位跟踪信号215耦合，每个与门452可以在其输出处生成相位跟踪信号的限时集合215’中的相应一个限时的相位跟踪信号215’。在这种配置中，当对应的相位跟踪信号215被断言且门极触发信号345未被断言时，每个限时的相位跟踪信号215’被断言。例如，每个限时的的相位跟踪信号215’等于其对应的相位跟踪信号215，只要其持续时间不超过阈值持续时间。当超过阈值持续时间时，门极触发信号345强制取消断言任何被断言的限时的相位跟踪信号215’，不管其对应的相位跟踪信号215是否被断言。

图5和图6中可以看出相位跟踪信号215的这种限时，示出了如本文中所述的具有新型限时器的相位检测器的各种信号的示意性曲线500和600。首先转向图5，曲线500在达到稳态的时间范围时开始，使得时钟基准可靠，并且PLL已经锁定到并准确地跟踪时钟基准。例如，PLL_in 205处的时钟基准由PLL_fdbk 207忠实地表示，对应于PLLout 240信号的反馈。在这种稳态条件下，在PLLin 205和PLL_fdbk 207的每个上升边缘处，边缘检测器310可以在触发复位之前短暂地断言第一相位跟踪信号215a和第二相位跟踪信号215b。在限时器320的输出处，当持续时间正好在阈值持续时间之内时，限时的相位跟踪信号215’可以基本上等于其对应的相位跟踪信号215。

在某个时间510，时钟基准变得不可靠(例如，示为立即消失)。可以看出，在这发生之后，下一个上升边缘必然来自PLL_fdbk 207信号，这触发了第二相位跟踪信号215b的断言。这实际上是个“向下”信号，向PLL指示其输出太快，并且需要补偿来减慢PLL输出。因为PLLin 205已经消失，所以在运行周期中没有检测到PLLin 205的边缘，也没有信号可用来触发复位。因此，第二相位跟踪信号215b保持被断言。在没有限时器320的情况下，第二相位跟踪信号215b可以保持被断言，直到检测到暂停信号211。同时，PLL继续尝试跟踪不可用的时钟基准，反复做出不合适的补偿确定。

然而，这种影响可以通过限时器320来减轻。如图所示，限时器320的实施例响应于在时间510之后检测到PLL_fdbk 207的上升边缘，仍然可以断言限时的第二相位跟踪信号215b’(对应于第二相位跟踪信号215b)。然而，被断言的限时的第二相位跟踪信号215b’的持续时间一达到阈值持续时间(示为基准520)，限时器320就强制取消断言并复位延迟计时器。如上所述，在时间510后没有PLL_in 205的上升边缘来触发相位跟踪信号215的复位的情况下，第二相位跟踪信号215b保持被断言。然而，由于限时，限时的第二相位跟踪信号215b’仅在阈值持续时间520保持被断言，从而限制了不正确的补偿决定的影响。即使PLL_in 205中的某个不可靠伪像造成相位跟踪信号215的复位，限时也仍将相位跟踪信号215’的断言限制在PLL的每个运行周期的一小部分，从而在每个运行周期中限制不正确的补偿决定的影响。

转向图6，曲线600示出了图5中所示的时间范围的延伸。再次，PLLin 205曲线示出了时钟基准在某个时间510变得不存在。在额外的时间过去之后，最终检测到不存在时钟基准，并且在时间610暂停信号211被断言。在没有限时器320的情况下，所产生的电荷泵电流输出(例如，图2B的示意性常规实现中所示的电荷泵电流217)可以由相位跟踪信号215直接控制。因此，在时间510之后检测到的下一个上升边缘(来自PLL_fdbk 207信号)时，第二相位跟踪信号215b被断言(如图5所示)，导致电荷泵电流217下降到负电平(-I_cp)。在没有限时的情况下，电荷泵电流217继续保持在负电平，直到暂停信号被断言211，从而强制复位。

在具有限时器320的情况下，电荷泵电流反而由限时的相位跟踪信号215’控制，如图3的电荷泵电流317。如图所示，限时器320的实施例响应于在时间510之后检测到PLL_fdbk 207的上升边缘，仍然可以断言限时的第二相位跟踪信号215b’(对应于第二相位跟踪信号215b)，从而触发相应的将电荷泵电流切换到负电平(-I_cp)。然而，被断言的限时的第二相位跟踪信号215b’的持续时间一达到阈值持续时间(示为基准520)，限时器320就强制取消断言并复位延迟计时器，从而将电荷泵电流317归零。

图6的最底部图示出了PLL_fdbk 207和PLLin 205之间相对频率误差的两个曲线。第一个相对频率误差曲线615对应于没有限时器320情况下的电荷泵电流217的曲线。可以看出，在时间510和时间610之间的时间范围内，频率误差的大小快速且连续地增加(即远离零移动)。第二个相对频率误差曲线620对应于具有限时器320情况下的电荷泵电流317的曲线。可以看出，在时间510和时间610之间的时间范围内，频率误差的大小仍然增加，但只是略微增加。具体地，仅在限时的相位跟踪信号215’被断言的小窗口期间，对应于阈值持续时间，频率误差的大小首先改变。因此，将限时器320集成在PLL中可以促进许多特征，例如支持更宽的PLL环路带宽、更短的PLL启动时间、减少的环路滤波器面积等。

图7示出了根据各种实施例的用于在时钟电路的相位检测器中进行限时的载波相位跟踪的示意性方法700的流程图。在一些实施例中，在时钟电路(例如，PLL)的每个运行周期迭代地执行方法700的一些或所有步骤。在其他实施例中，方法700的一些或所有步骤仅在复位相位跟踪信号之后执行。例如，一些这样的实施例700可以在阶段701开始，确定相位跟踪信号是否已经被复位(例如，通过断言复位触发相位检测器的触发器的边缘的复位信号)。在这样的实施例中，方法700的一些或所有其他步骤仅在这种复位发生之后执行，否则，方法700继续等待这种复位。在其他实施例中，仅在启用该方法的情况下，在时钟电路的每个运行周期迭代地执行方法700的一些或所有步骤。例如，一些这样的实施例700可以在阶段702开始，确定限时使能信号(例如，限时使能信号331)是否被断言，以及仅当限时使能信号被断言时，执行方法700的一些或所有步骤而。

方法700的一些实施例在阶段704开始，检测相位跟踪信号(例如，第一和/或第二相位跟踪信号215)是否被相位检测器(例如，在运行周期)断言。相位跟踪信号指示PLL的输出信号(例如，PLL_fdbk 207)和PLL的输入基准信号(例如，PLLin 205)之间的检测到的相位差。在阶段708，实施例可以自动响应于检测到相位跟踪信号被断言，以确定相位跟踪信号的信号持续时间是否超过阈值持续时间。如果没有超过阈值持续时间，实施例可以返回到方法700的合适阶段(例如，通过返回到阶段701，等待预期的下一个运行周期的复位，在阶段704继续检测信号持续时间是否已经超过阈值持续时间等)。

在阶段708中，如果检测到相位跟踪信号的信号持续时间超过阈值持续时间，则实施例可以在阶段712强制取消断言相位跟踪信号(例如，在运行周期的剩余时间和/或直到发生复位)。例如，在阶段708中检测到相位跟踪信号的信号持续时间超过阈值持续时间，可以导致断言门极触发信号345，该门极触发信号345可以用于选通相位跟踪信号215。根据这种选通，方法700可以确保相位跟踪信号215不会在超过阈值持续时间之后保持被断言。在一些实施例中，在阶段706，方法700可以包括根据持续时间调整信号，确定阈值持续时间。在这样的实施例中，阈值持续时间可通过持续时间调整信号调整。在一些实施例中，在阶段704中的检测之前，方法700可以复位延迟计时器。在这样的实施例中，延迟时间可以用阈值持续时间设置，并且可以阶段708中的确定。在一些情况下，在阶段708中等待确定相位跟踪信号的信号持续时间是否被检测到超过阈值持续时间时，如果不超过阈值持续时间，相位跟踪信号可能被取消断言。实施例可以有效地将这种情况视为在阶段708确定相位跟踪信号的信号持续时间没有超过阈值持续时间。

用于快速时钟重新获取的反馈暂停控制

如上所述，NFC CE运行模式等的成功实现可以依赖于所有通信阶段期间的准确载波跟踪，包括保护时间阶段、帧延迟时间(FDT)阶段、命令接收阶段和ALM阶段期间。具体是在命令接收阶段(其中，RF载波被ASK调制)期间和在ALM阶段(其中，存在响应信号的有源负载调制)中，存在涉及维持对期望载波的准确跟踪的问题的多个时间范围。第一个这种时间范围在时钟基准变得不可靠时开始，在PLL进入开环模式并停止跟踪时结束，在此期间，常规的PLL会继续跟踪不可靠的时钟基准。以上描述的实施例可以例如，通过对在PLL的每个运行周期中做出的不正确的补偿决定的影响进行限时，来寻求解决该第一个这种时间范围期间的问题。

第二个这种时间范围在PLL恢复到闭环运行以开始重新获取时钟基准时开始，在PLL成功锁定回基准相位和频率时结束。本文中描述的基于反馈的暂停控制(FPC)方法可以寻求解决与该第二个这种时间范围相关的问题。例如，当PLL环路首先闭合时，通常会开始做出正常的跟踪和补偿决定，这可以是基于首先检测到的边缘的。根据关闭相对于RF载波(PLL_in 205)和PLL输出信号(PLL_fdbk 207)的边缘时序的PLL环路的时间，最初PLL可以做出不正确的补偿决定。例如，PLL_in 205在相位上可能滞后于PLL_fdbk 207，但PLL_in205的上升边缘仍然是在PLL环路闭合之后要检测的第一个边缘。(当错误补偿的PLL_fdbk207相对于PLL_in 205的相位被推得足够远使PLL被迫开始做出相反的、正确的补偿确定时)PLL自然检测到不正确的决定并使PLL相应地适应可能需要大量的周期。同时，可能会引入大量的相位和频率误差以及相关联的大延迟，直到PLL成功锁定回基准相位和频率。

图13中可以看出这种效果的一个示例，将在下面更详细地描述。图13的上频率误差曲线1220b可以表示PLL在时间1210(例如，当PLL环路关闭时)做出不正确的初始补偿确定的示例。可以看出，该情况下的频率误差远离零移动，并且花费大量时间来在合适的频率误差边限内进行校正和稳定。相反，图13的下频率误差曲线1220c可以表示PLL在时间1210处做出正确的初始补偿确定的示例。可以看出，该情况下的频率误差首先以正确方向(向零)移动，使得花费较短的时间来在合适的频率误差容限内进行稳定。例如，“不正确的初始补偿确定”是最初增加PLL_in 205和PLL_fdbk 207之间差异的决定，而“正确的初始补偿确定”是最初减小PLL_in 205和PLL_fdbk 207之间差异的确定。

实施例可以通过将暂停信号的闭环效应与PLL_fdbk 207的边缘检测联系起来，来强制做出正确的初始决定。图8示出了根据各种实施例的示意性反馈暂停控制的相位检测器电路800。相位检测器电路800可以是PLL的相位比较块的实现，例如图2A的相位比较块210。如图所示，第一触发器212a用于检测PLL_in 205(时钟基准信号)的上升边缘的边缘检测器，并且第二触发器212b用于检测PLL_fdbk 207(与生成的内部时钟信号相对应的环路反馈信号)的上升边缘的边缘检测器。当第一触发器212a被触发时，其输出(并保持)第一相位跟踪信号215a(例如，“向上”信号)。当第二触发器212b被触发时，其输出(并保持)第二相位跟踪信号215b(例如，“向下”信号)。

第一和第二相位跟踪信号215与生成环路滤波器电流输出217的电荷泵214耦合。具体地，第一相位跟踪信号215a将第一电流源耦合到环路滤波器电流输出217，增加了被泵送到环路滤波器的电流的量，并且第二相位跟踪信号215b将第二电流源耦合到环路滤波器电流输出217，降低了被泵送到环路滤波器的电流的量。实际上，如果PLL_in 205的相位相对于PLL_fdbk 207左移(即，比其快)，则第一触发器212a首先触发。因此，第一触发器212a断言第一相位跟踪信号215a，导致更多的电流经由电荷泵214被泵入环路滤波器220，并使PLL加速PLL_fdbk 207。相反，如果PLL_in 205的相位相对于PLL_fdbk 207右移(即，比其慢)，则第二触发器212b首先触发。因此，第二触发器212b断言第二相位跟踪信号215b，导致更少的电流经由电荷泵214被泵入环路滤波器220，并使PLL减慢PLL_fdbk 207。

两个相位跟踪信号215都与与门216耦合，该与门216输出复位信号209。因此，当两个相位跟踪信号215都被断言(即，上升边缘被两个触发器212检测到)时，复位信号209被断言，使触发器212复位，直到下一个PLL环路周期。实施例还可以使用暂停信号将复位信号209保持在被断言状态(即，可以将触发器212保持在复位状态)。这种暂停信号(例如，图2B的暂停信号211)的常规实现往往与相位检测电路分开控制。例如，控制器(例如，ASIC)的其他组件功能可以检测RF载波何时出现或不存在，并且可以据此断言或取消断言暂停信号。

如图8所示，本文中描述的实施例可以基于反馈暂停控制(FPC)信号809强制复位触发器212。FPC信号809由FPC块810基于相位检测器电路800的内部信令被部分地自动控制。FPC块810的实施例包括触发器812。触发器812的复位输入节点可以与全局复位信号814耦合。触发器812的数据输入(D)可以与外部控制的暂停信号耦合，例如暂停信号211。例如，当相位检测器800外部的控制器确定时钟基准(例如，RF载波)不可靠时，外部控制的暂停信号被断言，并且当相位检测器800外部的控制器确定时钟基准已恢复可靠时，外部控制的暂停信号被取消断言。作为另一个示例，暂停信号211可以在ALM期间(例如，当ALM块165用于驱动CE设备天线130时)被断言，并且可以在ALM停止时(例如，当ALM块165不再用于驱动CE设备天线130)被取消断言。

如图所示，输出节点与FPC信号809耦合，并且时钟输入节点与PLL_fdbk 207的补码耦合(例如，经由反相器与PLL_fdbk 207耦合)。在具有触发器812的输出处的FPC信号809和触发器812的数据输入处的外部控制的暂停信号情况下，FPC信号809通常跟踪外部控制的暂停信号。然而，外部控制的暂停信号的状态的任何变化仅在时钟输入节点被触发时传播到触发器812的输出，这发生在PLL_fdbk 207的下一个下降边缘。例如，假设外部控制的暂停信号已经被断言，使得FPC信号809也同样被断言；相位检测器800被有效地禁用，从而将PLL置于开环配置中。在某个点，外部控制的暂停信号被取消断言，指示检测到时钟基准恢复到可靠状态以进行跟踪。在没有FPC块810的情况下，暂停信号的状态的这种改变可以直接取消断言复位触发器212，从而将PLL直接恢复到闭环模式。然而，在具有FPC块810的情况下，取消断言外部控制的暂停信号不会反映在FPC信号809上(并且相位检测器800不会重新启用，从而将PLL恢复到闭环模式)，直到PLL_fdbk 207的下一个下降边缘。

图9A和图9B示出了根据各种实施例的说明与反馈暂停控制的实现相关联的某些特征的示例曲线900。图9A中，示出了示意性PLL_in 205和PLL_fdbk 207信号的波形，其中，PLL_fdbk 207领先于PLL_in 205一个延迟(Td)。图9B示出了PLL_fdbk 207滞后于PLL_in205一个延迟(Td)的情况。图9A和图9B中示出了四种示意性情况(分别标记为“情况1”、“情况2”、“情况3”和“情况4”)。第一和第二种情况示出了根据常规的暂停信号211的常规运行；第三和第四种情况示出了根据FPC信号809的FPC运行。曲线900的上下文总体上假设相位检测器看到的有效暂停信号(例如，前两种情况的暂停信号211，或后两种情况的FPC信号809)先前被断言，以将PLL切换为开环运行。在某个时间910，例如，响应于检测到时钟基准已经变为可靠，暂停信号被取消断言，从而期望将PLL恢复到闭环(载波跟踪)模式。

转向情况1，常规的暂停信号211-1相对于其他所示信号中任一个信号在时间910-1处异步地取消断言。取消断言恰好发生在PLL_fdbk 207的上升边缘之前。由于相位检测器处于正常的跟踪模式(在暂停信号211-1已被取消断言时)，PLL_fdbk 207的这个上升边缘触发相位跟踪信号215b-1的断言。随后，检测到PLL_in 205的上升边缘，从而触发相位跟踪信号215a-1的断言，触发复位。基本上相同的事情可以在每个后续的PLL运行周期(即，在每个接下来的上升边缘组处)继续重复。在这种情况下，暂停信号211-1的取消断言的时序恰好支持相位检测器的运行，即从第一个周期开始，有效地减少每个周期中PLL_fdbk 207和PLL_in 205之间的相位差异，并且导致快速的稳定时间。

在情况2中，常规的暂停信号211-2再次异步地取消断言，该时间正好在时间910-2的PLL_fdbk 207的上升边缘之后，也正好在PLL_in 205的上升边缘之前。尽管PLL_fdbk207领先于PLL_in 205，但在PLL看来，情况正好相反(因为首先检测到PLL_in 205的上升边缘)。由于相位检测器处于正常的跟踪模式(在暂停信号211-2已被取消断言时)，PLL_in205的这个上升边缘触发相位跟踪信号215a-2的断言。没有PLL_fdbk 207的下一个上升边缘，直到下一个PLL运行周期。因此，在最终检测到PLL_fdbk 207的下一个上升边缘之前，相位跟踪信号215a-2在几乎整个PLL运行周期保持被断言，从而触发相位跟踪信号215b-2的断言和对应的复位。在每个周期中，PLL做出有效地增加PLL_fdbk 207和PLL_in 205之间的相位差异的补偿决定。相同的事情可以在每个后续的PLL运行周期(即，在每个接下来的上升边缘组处)继续重复，直到差异大到开始触发来自相位检测器的相反响应。在这种情况下，暂停信号211-2的取消断言的时序使得相位检测器做出增加PLL_fdbk 207和PLL_in205之间的相位差异的初始补偿决定，从而增加了PLL可以稳定之前的时间。

如上所述，情况3代表FPC运行场景。因此，PLL跟踪的暂停是基于FPC信号809-3的，该FPC信号809-3在时间910-3的取消断言之前有效地等待，直到PLL_fdbk 207的下一个下降边缘。例如，在情况3中，FPC信号809-3可以响应于暂停信号211-1或暂停信号211-2；在任一情况下，FPC信号809-3在PLL_fdbk 207的下一个下降边缘即时间910-3处取消断言。因此，无论暂停信号211相对于PLL_in 205和PLL_fdbk 207的取消断言的时序如何，相位检测器做出正确的补偿确定(即，从第一个周期起，有效地减少PLL_fdbk 207和PLL_in 205之间的相位差异)。

图9B中的情况4表示另一个FPC运行场景，该场景中，PLL_fdbk 207滞后于PLL_in205一个延迟(Td)。与情况3相似，PLL跟踪的暂停是基于FPC信号809-4的，该FPC信号809-4在时间910-4的取消断言之前有效地等待，直到PLL_fdbk 207的下一个下降边缘。对于上下文，示出了暂停信号211-4的两种不同的时序场景，FPC信号809-4可以根据暂停信号211-4生成。再次可以看出，无论暂停信号211-4的时序如何，FPC信号809-4在导致相位检测器做出正确的补偿确定的时间取消断言(即，以从第一个周期起，有效地减少PLL_fdbk 207和PLL_in 205之间的相位差异)。

图10示出了根据各种实施例的具有限时的示意性反馈暂停控制的相位检测器1000。相位检测器1000可以是图2A的PLL电路200的相位比较块210的实现，其可以包括在图1的CE设备120的时钟模块150的实现中。如图3的相位检测器300中，相位检测器1000的实施例包括边缘检测器310、限时器320和电荷泵214。图10的相位检测器1000还包括FPC块810，以实现PLL的反馈暂停控制的启用。边缘检测器310和电荷泵214的实施例可以包括与图8的相位检测器800的相似标记的组件相似的组件，并以与该相似的组件相似的方式运行。如上所述，边缘检测器310可以使用触发器212或其他合适的组件来检测PLL_in 205信号(时钟基准信号)和(从由PLL生成的内部时钟信号反馈的)PLL_fdbk 207信号的边缘。当检测到PLL_in 205边缘时，第一相位跟踪信号215a被断言；当检测到PLL_fdbk 207边缘时，第二相位跟踪信号215b被断言；并且当两个相位跟踪信号215都被断言时，一组逻辑门(与门216和非门218)断言复位信号，以复位触发器212，直到PLL的下一个环路迭代。

限时器320的实施例可以以与参考图3和/或图4所描述的那些方式类似的方式运行。例如，实施例包括绝对相位检测(APD)子电路330和延迟计时器块340。如下所述，图10的实施例没有明确包括脉冲选通子电路350；而脉冲选通功能通过FPC块810的功能来实现。

APD子电路330的实施例可以在PLL的当前运行周期检测相位跟踪信号215(第一或第二相位跟踪信号215之一)由边缘检测器310是否被断言。如本文中所述，相位跟踪信号215指示PLL_fdbk 207和PLL_in 205之间的检测到的相位差。响应于检测到基于相位跟踪信号215的PLL_fdbk 207和PLL_in205之间的相位差，APD子电路330可以输出绝对相位信号335，使得绝对相位信号335被断言，而不管相位差的方向(即，不管PLL_fdbk 207是领先于还是落后于PLL_in 205)。延迟计时器块340的实施例与APD子电路330耦合，以确定被断言的相位跟踪信号215的信号持续时间是否超过阈值持续时间。阈值持续时间可以是固定的或可调整的(例如，响应于持续时间调整信号341)。APD子电路330的实施例可以基于绝对相位信号335确定信号持续时间是否超过阈值持续时间。例如，当绝对相位信号335被断言时，延迟时间开始记录绝对相位信号335被断言的持续时间。如果延迟计时器块340检测到持续时间已经达到或超过阈值持续时间，则延迟计时器块340可以断言门极触发信号345。

如图所示，门极触发信号345可以作为FPC块810的额外控制信号被反馈。所示的实现将FPC块810示为具有触发器1010，该触发器1010具有有源高电平异步输入。可替换地，有源低电平输入可以与所示的信号的补码一起使用。如图8所示，输出节点与FPC信号809耦合，并且时钟输入节点与PLL_fdbk 207的补码耦合(例如，经由反相器与PLL_fdbk 207耦合)。通常，(当没有被全局复位时)，全局复位信号814在异步清零输入处保持被取消断言。

如本文中所述，当限时被禁用时，或者当没有已断言长于阈值持续时间的门极触发信号345时，门极触发信号345在异步预设输入处被取消断言。在异步清零输入和异步预设输入在这种有源高电平配置中都被取消断言的情况下，触发器1010以正常“触发模式”运行，如图8所述。在该模式中，除了外部控制的暂停信号的状态的任何变化在PLL_fdbk 207的下一个下降边缘(当触发器1010的时钟输入被触发时)仅传播到FPC信号809之外，FPC信号809通常跟踪数据输入处的外部控制的暂停信号。因此，当门极触发信号345当前没有被断言时，触发器1010基本上像图8的触发器812一样运行。

当门极触发信号345被断言时，异步预设输入变为被断言。在异步预设输入被断言且异步清零输入仍被取消断言的情况下，触发器1010以“设置模式”运行，强制断言输出(FPC信号809)。被断言的门极触发信号345引起触发器212的复位和相位跟踪信号215的对应复位(取消断言)。因此，门极触发信号345的断言有效地强制限时的选通相位跟踪信号215，使得相位跟踪信号215基本上变成参考图3-7所描述的限时的相位跟踪信号215’。

值得注意的是，限时的效果在这种类型的实现中可以与参考图3-7所描述的那些效果不同。如上所述，限时由超过延迟计时器340设置的阈值持续时间的任一相位跟踪信号215的断言触发。根据实现，例如图3的实现，在每次PLL切换到开环运行时只能进行一次限时确定(例如，在那些实现中，当不存在时钟基准时，可能没有PLL_in 205的上升边缘来强制复位)。然而，根据图10的实现，门极触发信号345可以在PLL的每个运行周期中强制复位。因此，在每个PLL周期中，在PLL以开环模式运行时的至少一部分时间期间，限时可能重复发生。

图11示出了说明具有限时的FPC相位检测器的运行的各种信号的示意性曲线1100，例如图10中所述的FPC相位检测器。曲线可以与图5和图6的曲线进行比较，以增加清晰度。曲线1100通常在达到稳态的时间范围时开始，使得时钟基准可靠，并且PLL已经锁定到并准确地跟踪时钟基准。例如，PLL_in 205处的时钟基准由PLL_fdbk 207忠实地表示。在这种稳态条件下，在PLLin 205和PLL_fdbk 207的每个上升边缘处，相位跟踪信号215被短暂断言，从而触发复位。值得注意的是，曲线1100中示出了限时的相位跟踪信号215’，但是这些信号以稳态跟踪对应的相位跟踪信号215(例如，持续时间正好在阈值持续时间520之内)。

在某个时间510，时钟基准变得不可靠(例如，示为立即消失)。可以看出，在这发生之后，下一个上升边缘必然来自PLL_fdbk 207信号，这触发了第二相位跟踪信号215b的断言。这实际上是个“向下”信号，向PLL指示其输出太快，并且需要补偿来减慢PLL输出。因为PLLin 205已经消失，所以在运行周期中没有检测到PLLin 205的边缘，也没有信号可用来触发复位。因此，第二相位跟踪信号215b通常会保持被断言，同时PLL继续尝试跟踪不可用的时钟基准。

如参考图10所描述的，限时可以解决这个问题。当任一相位跟踪信号215的持续时间超过阈值持续时间520时，门极触发信号345被触发。门极触发信号345可以被反馈到FPC块810，以异步地强制复位。这可以在限时的相位跟踪信号215b’和FPC信号809的曲线中看出。在时间510之后的PLL的每个周期中，PLL_fdbk 207的上升边缘触发限时的第二相位跟踪信号215b’的断言。在达到阈值持续时间520之后，门极触发信号345通过FPC块810强制异步断言FPC信号809，这强制复位第二限时的相位跟踪信号215b’。在每次限时的第二相位跟踪信号215b’被断言期间，电荷泵的输出电流1017被拉至负电平(-I_cp)。在PLL_fdbk 207的下一个下降边缘，暂停信号211的状态传播回FPC块810的输出，并有效地取消断言FPC信号809。在某个时间1110，检测到不可靠的时钟基准，并且暂停信号211被断言。在PLL_fdbk207的下一个下降边缘，暂停信号211的被断言状态通过FPC信号809(经由FPC块810)反映。

图11的最底部图示出了PLL_fdbk 207和PLLin 205之间相对频率误差的两个曲线。第一个相对频率误差曲线1115对应于没有FPC限时情况下的电荷泵电流217的曲线。可以看出，在时间510和时间1110之间的时间范围内，频率误差的大小快速且连续地增加(即远离零移动)。第二个相对频率误差曲线1120对应于具有FPC限时情况下的电荷泵电流1017的曲线。可以看出，在时间510和时间1110之间的时间范围内，频率误差的大小仍然增加，但只是略微增加。具体地，仅在限时的相位跟踪信号215’被断言的每个小窗口期间，对应于阈值持续时间520，相位误差(对应于频率误差)的大小首先改变。可以看出，由图10的PFC限时导致的相位误差可以大于由图3或图4的限时导致的相位误差，但任一情况下的相位误差都明显小于常规运行的相位误差(例如，如图2B所示)。在某些情况下，图10的PFC限时也可能产生小于由图3或图4的限时导致的相位误差的相位误差(例如，取决于RF载波不可靠时的接收的RF载波的频率)。

图11的曲线1100总体上示出了暂停前的情况。例如，损失了可靠的时钟基准，并且需要一些时间，直到暂停信号被断言使PLL切换到开环模式。曲线1100示出了FPC限时方法可以帮助减轻该时间范围内不正确的载波跟踪的影响的方式。如上所述，暂停之后可能会出现类似的问题，PLL恢复到闭环运行。例如，本文中描述的FPC技术可以帮助确保在PLL恢复到闭环模式后，相位检测器尽快开始做出正确的补偿确定，从而PLL可以尽快锁定回到再次可靠的时钟基准。

图12A-12C示出了说明在PLL恢复到闭环模式之后立即具有限时的FPC相位检测器的运行的各种信号的示意性曲线1200。先转向图12A，示出了示意性PLL_in 205和PLL_fdbk207，PLL_fdbk 207在示出的时间范围的开始(在PLL开环运行的期间的结束)略微滞后于PLL_in 205。假设暂停信号211已被取消断言，使得FPC信号809在PLL_fdbk 207的下一个下降边缘取消断言，如时间1210a所示。在图12A所示的情况下，可能不需要限时。

例如，下一个检测到的边缘是PLL_in 205的下一个上升边缘，该上升边缘触发向上信号(未示出)的断言并且将电荷泵的输出电流1017对应地推高到正电平(+I_cp)。此后不久，检测到PLL_fdbk 207的下一个上升边缘，导致向下信号(未示出)的瞬时断言和对应的复位。复位还复位了电荷泵的输出电流1017。如图12最底部图所示，响应于复位之前窗口上增加的电荷泵电流，PLL_fdbk 207和PLLin 205之间的相对频率误差1220a减小(向零移动)。在随后的某个时间，PLL被过度补偿，并且PLL_fdbk 207现在略微领先于PLL_in 205。这里，下一个检测到的边缘是PLL_fdbk 207的下一个上升边缘，该上升边缘触发向下信号的断言并且将电荷泵的输出电流1017对应地拉低到负电平(-I_cp)。此后不久，检测到PLL_in 205的下一个上升边缘，导致向上信号的瞬时断言和对应的复位。复位再次复位了电荷泵的输出电流1017。再次，可以看出，响应于复位之前窗口上减小的电荷泵电流，PLL_fdbk207和PLLin 205之间的相对频率误差1220a减小(向零移动)。最终，相对频率误差1220a趋于零(例如，保持在预定的可接受边限内的接近零的电平，或在这种预定的可接受边限内的值范围内变化)。

图12B示出了具有限时但没有FPC功能(例如，如图3和4)的相位检测器的不期望的暂停时序的场景。示出了示意性PLL_in 205和PLL_fdbk 207。出于某种原因，即使仍然不存在时钟基准，暂停信号211在时间1210b被取消断言。下一个检测到的边缘是PLL_fdbk 207的下一个上升边缘，该上升边缘触发向下信号(未示出)的断言并且将电荷泵的输出电流317对应地拉低到负电平(-I_cp)。在时钟基准仍然不存在的情况下，几个周期没有PLL_in205的上升边缘，也没有对应的复位。然而，如上所述，限时确保向下信号在持续时间阈值后取消断言，并且输出电流317有效复位。因此，如图12B的最底部图所示，PLL_fdbk 207和PLLin 205之间的相对频率误差1220b在复位之前增加，但仅在阈值持续时间期间增加。

在某个时候，时钟基准恢复，从而触发复位。即使PLL_in 205以领先于PLL_fdbk207的相位重新启动，复位后检测到的下一个上升边缘是PLL_fdbk 207的上升边缘。因此，PLL开始在不正确的方向上进行补偿。因此，在一段时间内，在PLL的每个后续周期中，向下信号再次被断言，使电荷泵的输出电流317对应地拉低至负电平(-I_cp)，并且在阈值持续时间窗口内对应地进一步增加PLL_fdbk 207和PLLin 205之间的相对频率误差。在某个点，PLL往往进行校正并开始在正确的方向上(即，在减少PLL_in 205和PLL_fdbk 207之间的相位差异的方向上)重新进行补偿；但这可能需要相当长的时间才能发生。同时，即使基准可靠，PLL也不会准确跟踪时钟基准。

图12C示出了具有限时和FPC功能(例如，如图10)的相位检测器的图12B的不期望的暂停时序的场景。示意性的PLL_in 205和PLL_fdbk 207信号被示为与图12B的PLL_in205和PLL_fdbk 207信号基本相同。如图12B所示，假设即使仍然不存在时钟基准，暂停信号211被取消断言；这里，这被示为使FPC信号809在时间1210c取消断言，对应于PLL_fdbk 207的下一个下降边缘。下一个检测到的边缘是PLL_fdbk 207的下一个上升边缘，该上升边缘触发向下信号(未示出)的断言并且将电荷泵的输出电流1017对应地拉低到负电平(-I_cp)。在时钟基准仍然不存在的情况下，几个周期没有PLL_in 205的上升边缘。然而，如上所述，门极触发信号345到FPC块810的反馈可以启用异步FPC限时。因此，当向下信号持续时间超过持续时间阈值时，门极触发信号345有效地强制复位输出电流1017。

类似于图12B，图12C的最底部图示出了PLL_fdbk 207和PLLin 205之间的相对频率误差1220c在每个阈值持续时间期间在每次有效复位之前初始增加。然而，图12C的行为在时钟基准恢复后是不同的。由于FPC限时在每次PLL环路迭代中有效地进行复位，因此时钟基准一恢复，相位检测器就立即开始检测正确的相位关系。具体地，PLL_in 205一重新启动(在所示情况下以领先于PLL_fdbk 207的相位)，就在同一周期中检测到其上升边缘。作为响应，生成向上信号，以增加电荷泵的输出电流317，以实现PLL_fdbk 207相对于PLL_in205的每周期相位校正。因此，PLL_fdbk 207和PLLin 205之间的相对频率误差1220c在每个周期中开始减小(向零移动)。

可以看出，在没有FPC限时的PLL(例如，图12B中)做出不正确的初始补偿决定时，具有FPC限时的PLL(例如，图12C中)在时钟基准一恢复时就开始进行正确补偿。图13中也可以看出这种效果，图13示出了根据非PFC辅助场景和PFC辅助场景的PLL_fdbk 207和PLLin205之间的相对频率误差1220的示意性曲线1220。第一频率误差曲线1220b表示相位检测器没有FPC功能的场景(例如，如图12B中)，并且第二频率误差曲线1220c表示相位检测器具有FPC功能的场景(例如，如图12C中)。每个曲线1220总体上表示时钟基准损失并随后重新获得。在时间510，时钟基准(例如，PLL_in 205)损失；在时间610，PLL进入开环模式并停止跟踪基准；在时间1210，时钟基准恢复，并且PLL恢复到闭环模式。

在两个曲线1220中，时间510和610之间，频率误差在PLL跟踪不可靠的(例如，不存在的)时钟基准时而增加。如上所述(例如，参考图3-7、10和11)，基于非FPC的限时技术和基于FPC的限时技术可以用于限制在该时间段期间引入的相位误差的量。时间610和1210之间，例如，由于PLL在开环模式中的自然漂移(当没有跟踪任何稳定的基准时)，相位误差可能会进一步增加。在时间1210，第一频率误差曲线1220b示出了PLL在PLL环路关闭后立即做出不正确的初始补偿确定，第二频率误差曲线1220c示出了PLL在PLL环路关闭后立即做出正确的初始补偿确定。可以看出，在曲线1220b中不正确的初始补偿决定之后，频率误差需要花费大量时间来在合适的频率误差边限内进行校正和稳定。相反，曲线1220c中的频率误差首先以正确方向(向零)移动，并且花费较短的时间来在合适的频率误差容限内进行稳定。

图14示出了根据本文中描述的各种实施例的用于利用反馈暂停控制(FPC)的相位检测的示意性方法1400的流程图。方法1400的实施例在阶段1404开始，检测与由锁相环(PLL)生成的输出时钟信号对应的反馈信号的结束边缘。在阶段1408，实施例可以根据暂停信号，自动响应于检测到反馈信号的结束边缘，更新FPC信号。阶段1480处的更新使得响应于暂停信号在反馈信号的结束边缘处被断言，FPC信号被断言，并且响应于暂停信号在反馈信号的结束边缘处被取消断言，FPC信号被取消断言。在阶段1412，实施例可以仅在FPC信号被取消断言时，响应于检测到时钟基准信号的起始边缘，断言第一相位跟踪信号。例如，仅在检测到FPC信号被取消断言之后或响应于检测到FPC信号被取消断言，才执行阶段1412。在阶段1416，实施例可以仅在所述FPC信号被取消断言时，响应于检测到反馈信号的起始边缘，断言第二相位跟踪信号。在一些实施例中，术语“起始边缘”和“结束边缘”分别是指上升边缘和下降边缘。

在一些实施例中，除了阶段1404和1408依赖于反馈信号之外，阶段1404和1408独立于方法1400的其他阶段而持续迭代，反馈信号也影响方法1400的其他阶段。在一些实施例中，方法1400的阶段由相位检测器执行，并且暂停信号是在相位检测器外(例如，由控制器)生成的。例如由于信号损失(例如，在载波的ASK调制期间)和/或可能的信号相位损坏(例如，在ALM期间或在其他时间)，暂停信号可以指示检测时钟基准信号的可靠性的损失。

在一些实施例中，在阶段1418，方法1400可以基于相位跟踪信号控制环路滤波器电流。例如，实施例可以响应于第一相位跟踪信号的断言，触发将PLL的环路滤波器电流增加到正电流轨，响应于第二相位跟踪信号的断言，触发将PLL的环路滤波器电流降低到负电流轨，以及响应于第一相位跟踪信号和第二相位跟踪信号两者的取消断言，触发将PLL的环路滤波器电流设置为零电流电平。

在一些实施例中，在阶段1420，方法1400可以响应于检测到第一相位跟踪信号和第二相位跟踪信号两者的断言或FPC信号的断言，复位第一相位跟踪信号和第二相位跟踪信号两者。在一些实施例中，在阶段1424，方法1400可以自动响应于检测到第一相位跟踪信号或第二相位跟踪信号当前被断言至少阈值持续时间，取消断言第一相位跟踪信号和第二相位跟踪信号。在一些这样的实施例中，阶段1424中的取消断言取决于额外的决定。例如，在阶段1422，实施例可以确定限时是否被启用(例如，基于限时信号)，并且仅在限时被启用时才可以执行阶段1424中的取消断言。

阶段1424中的取消断言可以以各种方式执行，如本文中所述。在一些实施例中，限时电路生成门极触发信号，该信号可以有效地强制取消断言任何被断言的相位跟踪信号，直到至少发生复位。这种实施例可以通过将图8的FPC块810插入图3的相位检测器300来实现。例如，标记为接收暂停信号211的输入节点可以与图8的FPC块810耦合，使得非门218接收FPC信号809而不是暂停信号211。在其他实施例中，限时电路生成门极触发信号，该信号作为对FPC块810的异步断言信号被反馈，例如图10中。在这样的实施例中，无论暂停信号211的当前状态如何并且无需等待反馈信号结束边缘，在阶段1424中检测任一相位跟踪信号当前被断言至少阈值持续时间可以有效地引起FPC信号809的异步断言。因此，阶段1424的限时通过异步触发FPC信号809有效地驱动了阶段1424的取消断言。

应理解，当元件或组件在本文中被称为“连接到”或“耦合到”另一元件或组件时，其可以连接或耦合到另一元件或组件，或者也可以存在介于中间的元件或组件。相反，当元件或组件被称为“直接连接到”或“直接耦合到”另一元件或组件时，它们之间不存在介于中间的元件或组件。应理解，尽管可以使用本文中的术语“第一”、“第二”、“第三”等描述各种元件、组件，但是这些元件、组件、区域不应受这些术语的限制。这些术语仅用于将一个元件，组件与另一个元件，组件区分开。因此，在不脱离本发明的教导的情况下，以下讨论的第一元件，组件可以被称为第二元件，组件。如本文中使用的，术语“逻辑低”、“低状态”、“低电平”、“逻辑低电平”、“低”或“0”可互换使用。术语“逻辑高”、“高状态”、“高电平”、“逻辑高电平”、“高”或“1”可互换使用。

如本文中使用的，术语“一”、“一个”和“该”可以包括单数和复数引用。将进一步理解，当本说明书中使用术语“包括”、“包含”、“具有”及其变型时，说明存在所述特征、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其他特征、步骤、操作、元件、组件和/或其组合。相反，当本说明书中使用术语“由......组成”时，说明所述特征、步骤、操作、元件和/或组件，并且排除附加特征、步骤、操作、元件和/或组件。此外，如本文中使用的，词语“和/或”可以指代并涵盖相关联的所列项目中的一个或多个项目的任何可能的组合。

虽然本文中参考示意性实施例描述了本发明，但是该描述并不旨在以限制意义来解释。相反，示意性实施例的目的是使本发明的精神更好地被本领域技术人员理解。为了不模糊本发明的范围，省略了众所周知的过程和制造技术的许多细节。参考该描述，示意性实施例的各种修改以及其他实施例对本领域技术人员来说是显而易见的。因此，所附权利要求旨在涵盖任何这样的修改。

此外，可以有利地使用本发明的优选实施例的一些特征而无需相应地使用其他特征。因此，前述描述应该被认为仅仅是对本发明原理的说明，而不是对其的限制。本领域技术人员将理解落入本发明范围内的上述实施例的变型。因此，本发明不限于以上讨论的特定实施例和图示，而是由所附权利要求及其等同物限制。