具体实施方式

实施例的以下详细描述呈现了本发明的特定实施例的各种描述。但是，本发明可以以多种不同的方式实施。在该描述中，参考附图，其中相似的参考标号可以指示相同或功能相似的元件。将理解的是，附图中示出的元件不必按比例绘制。此外，将理解的是，某些实施例可以包括比附图中示出的元件更多的元件和/或附图中示出的元件的子集。此外，一些实施例可以结合来自两个或更多个附图的特征的任何合适的组合。

如果没有补偿，放大器可能会具有输入偏移电压和/或低频噪声，例如闪烁或1/f噪声，具有相关的噪声功率谱密度(PSD)，在较低频率时会变大。

为了减少或消除输入偏移电压和/或低频噪声，放大器可以包括斩波器电路。具有斩波电路的放大器称为斩波放大器。在一个示例中，斩波放大器包括输入斩波电路，该电路在输入斩波操作期间对放大器的输入信号进行斩波或调制，从而使放大器的输入信号的频率上移。此外，斩波放大器包括：放大电路，其对斩波后的输入信号进行放大；以及输出斩波电路，其在输出斩波操作期间对放大后的信号进行斩波或解调。通过以这种方式进行斩波，放大器的输入偏移电压和/或低频噪声在频率上与所需信号分离，因此可以被滤波或以其他方式衰减。

在某些实施方式中，斩波放大器可以进一步包括自动调零电路。在斩波放大器中同时包括自动归零和斩波电路，可以进一步降低整体输入偏移电压和/或低频噪声。本文的教导不仅适用于提供斩波的斩波放大器，而且适用于将斩波与自动归零和/或其他补偿方案相结合的斩波放大器。

放大器的斩波操作可能会导致放大器输出电压中出现纹波。斩波纹波的幅度可能会随放大器的输入偏移电压和/或低频噪声的幅度而变化。因此，斩波可能会导致放大器的输入偏移电压和/或低频噪声没有被抵消，而是被斩波频率调制，从而产生斩波纹波，从而破坏了放大器输出信号的频谱完整性。

尽管可以在输出斩波电路之后包括一个低通后置滤波器，以滤除与调制输入偏移电压和/或调制低频噪声相关的斩波纹波，但可能需要降低放大器的输入偏移电压和/或低频噪声，以避免需要后置滤波器或放松后置滤波器的设计约束。在另一示例中，可以在输出斩波电路之后包括开关电容器陷波滤波器，以提供斩波纹波的衰减。

为了提供输入偏移补偿并抑制斩波纹波，可以使用反馈和/或前馈校正路径。例如，这种校正路径可以用于生成输入偏移校正信号，以在输出斩波之前补偿输入偏移，从而抑制斩波纹波。

在某些应用中，斩波放大器包括多对输入晶体管，可以基于工作条件和/或参数来选择每对输入晶体管以放大输入信号。例如，某些斩波放大器在宽范围的输入共模电压上工作，因此包括多对输入晶体管，用于基于检测到的输入共模电压来放大输入信号。特别地，斩波放大器可以包括用于在输入共模电压范围的上部上放大输入信号的一对n型输入晶体管，以及用于在输入共模电压范围的下部放大输入信号的一对p型输入晶体管。相反，仅具有一对输入晶体管的斩波放大器可能没有足够的电压裕量，无法在较宽的输入共模电压范围内工作，例如轨到轨工作。

从使用一对输入晶体管转换为另一对输入晶体管时，斩波放大器的偏移校正电路可能会延迟适当地补偿新选择的一对输入晶体管的输入偏移的时间。例如，斩波放大器的每个输入晶体管对可以具有不同的输入偏移电压，因此，当所选的一对输入晶体管改变时，由偏移校正电路产生的输入偏移校正信号在建立到适合于适当补偿新选择的一对的稳态值时可能会有延迟。

本文公开具有多个输入偏移的跟踪的斩波放大器。在某些实施方案中，斩波放大器包括：斩波放大器电路，包括：输入斩波电路、放大电路和沿着信号路径电连接的输出斩波电路。所述放大电路包括两对或更多对输入晶体管，控制电路从中选择一对选定的输入晶体管以放大输入信号。斩波放大器还包括偏移校正电路，感测信号路径以产生用于放大电路的输入转换补偿信号。而且，所述偏移校正电路分别跟踪所述两对或更多对输入晶体管中的每对的输入偏移。

因此，在补偿用于输入偏移和抑制斩波纹波的偏移校正电路，可以几乎没有延迟地进行更改所选择的一对输入晶体管。特别是，由于校正校准电路分别跟踪每对输入晶体管的输入偏移，因此响应于所选一对输入晶体管的变化，输入校正信号可以快速更新为合适的信号值进行补偿。

在某些实施方式中，所述两对或更多对输入晶体管包括一对p型输入晶体管和一对n型输入晶体管，并且所述控制电路基于感测所述斩波放大器的输入共模电压来确定使用所述一对p型输入晶体管还是所述一对n型输入晶体管。例如，控制电路可以在输入共模电压的第一范围内使用一对n型输入晶体管，并且在输入共模电压的第二范围内使用一对p型输入晶体管。随着输入共模电压的变化，一对n型输入晶体管或一对p型输入晶体管的选择也可能改变。此外，由于分别跟踪n型输入晶体管的输入偏移和p型输入晶体管的输入偏移，所以当所选的一对输入晶体管改变时，输入偏移补偿信号可以快速更新为适当的信号电平。因此，实现了n型输入晶体管和p型输入晶体管之间的无缝或接近无缝的切换。

输入晶体管对可以对应多种晶体管类型，包括但不限于场效应晶体管(FET)，例如金属氧化物半导体(MOS)晶体管。MOS晶体管可以与多种制造工艺相关联，不仅包括块状互补MOS(CMOS)工艺，而且还包括三阱CMOS工艺、绝缘体上硅(SOI)工艺、双扩散MOS(DMOS)工艺以及各种其他制造工艺。在某些实施方式中，两对或更多对输入晶体管包括一对n型MOS(NMOS)晶体管，例如n型DMOS晶体管，和一对p型MOS(PMOS)晶体管，例如p型DMOS晶体管。

偏移校正电路可以以多种方式实现。在某些实施方式中，偏移校正电路包括用于分别跟踪两对或更多对输入晶体管的输入偏移的数字电路。使用数字电路可以提供许多优势。

在第一示例中，数字电路可以包括非易失性存储器，用于存储表示放大电路的每对输入晶体管的输入偏移电压的数字数据。因此，在斩波放大器断电然后再加电的斩波放大器的电源循环之后，斩波放大器可以使用任何选定的输入晶体管对快速恢复精确放大。相反，不具有这种功能的斩波放大器在启动时可能会有较长的延迟，才能稳定到适合于输入偏移补偿的稳态信号值。

在第二示例中，数字电路耦合到数字接口(例如，半导体管芯或芯片的串行接口或并行接口)，该数字接口允许在芯片外观察数字数据和/或在上电后将数字数据加载到斩波放大器，以实现输入偏移补偿而几乎没有延迟。

在第三示例中，数字电路可以在不具有斩波时钟信号切换的情况下无限期地保持输入偏移校正数据。因此，用户可以在任何时间和任何持续时间之后停止并恢复斩波时钟信号。此外，特定的一对输入晶体管可以长时间不使用，而不会影响数字电路为该对存储输入偏移校正数据的能力。相反，模拟电路可能会受到泄漏电流和/或噪声的影响，因此有必要使模拟电路与斩波时钟信号一起正常工作，以维持适当的输入偏移补偿。

本文的偏移校正电路不仅可以用于补偿放大电路的两对或更多对输入晶体管的输入偏移电压，而且可以用于减少或消除其他低频输入噪声源，例如闪烁噪声。这进而导致斩波放大器的输出斩波纹波降低、闪烁噪声电流降低和/或频谱输出纯度提高。

图1是根据一个实施例的斩波放大器20的示意图。斩波放大器20包括斩波放大器电路1和偏移校正电路2，该偏移校正电路2在抑制输出斩波纹波的同时补偿斩波放大器电路1的输入偏移电压。

如图1所示，斩波放大器20接收在正或同相输入电压端子V_IN+和负或反相输入电压端子V_IN-之间的差分输入信号，其用作一对差分输入端子V_IN+、V_IN-。斩波放大器20还在正或非反相输出电压端子V_IN+与负或反相输出电压端子V_IN-之间输出差分输出信号，所述差分输出信号用作一对差分输出端子V_OUT+、V_OUT-。

尽管图1示出了斩波放大器20产生差分输出信号的配置，但是斩波放大器20可以适于产生其他输出信号，包括例如单端输出信号。另外，尽管图1示出了开环配置中的斩波放大器20，但是斩波放大器20可以在闭环配置中使用。

在所示的实施例中，斩波放大器电路1包括输入斩波电路3、放大电路5和输出斩波电路4，它们沿着信号路径级联电连接，放大电路5在输入斩波电路3和输出斩波电路4之间。在本实施例中，斩波放大器电路1还包括控制电路，其对应于共模检测电路6。

尽管示出了斩波放大器电路1的某些组件，但是斩波放大器电路1可以包括附加组件或电路，包括但不限于一个或多个附加放大级、输出级、前馈路径和/或反馈路径。因此，其他实施方式也是可能的。

输入斩波电路3操作以斩波或调制差分输入信号以生成斩波的差分输入信号，该斩波的差分输入信号被放大电路5放大以生成放大的差分信号。输入斩波电路3的斩波操作使差分输入信号的频率升频。例如，在某些实施方式中，输入斩波电路3的斩波时钟信号是方波，其可以等效地由在斩波频率及其奇次谐波处的正弦波的傅里叶级数表示。通过用这样的方波调制差分输入信号，差分输入信号的频率成分被上移。因此，斩波的差分输入信号包括在斩波频率及其奇次谐波的信号内容。因此，斩波后的差分输入信号在频率上与放大电路5的输入偏移电压和/或低频噪声分离。

如图1所示，在该实施例中，放大电路5包括多对输入晶体管，其对应于一对n型输入晶体管7和一对p型输入晶体管8。斩波放大器电路的控制电路可以分别选择每对输入晶体管，并且它们可以具有不同的输入偏移。

在某些实施方式中，输入斩波电路3包括用于放大电路5的每对输入晶体管的单独的一组输入斩波开关。在其他实施方式中，共用的一组斩波开关用于输入晶体管对。

在所示的实施例中，共模检测电路6生成用于选择一对n型输入晶体管7以进行放大的第一使能信号N_EN，以及用于选择一对p型输入晶体管8进行放大的第二使能信号P_EN。在该实施例中，共模检测电路6基于感测到的输入共模电压来选择输入晶体管的选择对。例如，由于电源电压余量的限制，一对n型输入晶体管7非常适合于在高输入共模电压(例如，接近V_DD)下提供放大，而一对p型输入晶体管8非常适合在低输入共模电压下(例如，在V_SS附近)提供放大。

因此，在某些实施方式中，当检测到的输入共模电压为高时，共模检测电路6激活一对n型输入晶体管7并去激活一对p型输入晶体管8，并当检测到的输入共模电压低时，激活一对p型输入晶体管8，并激活一对n型输入晶体管7。对于输入共模电压的中间带，共模检测电路6可以基于实现方式激活n型输入晶体管7或p型输入晶体管8。

所选的一对输入晶体管放大经斩波的差分输入信号以生成放大的差分信号。放大后的差分信号被输出斩波电路4斩波，从而降低了信号频率的含量。斩波后的差分输出信号可以在有或没有进一步处理(例如，放大，滤波和/或积分)的情况下被输出，以生成斩波放大器20的差分输出信号。

斩波放大器20还包括偏移校正电路2，其在一个或多个点或位置感测通过斩波放大器电路1的信号路径。另外，偏移校正电路2将输入偏移电压补偿信号注入到斩波放大器电路1的信号路径中，以补偿输入偏移电压并抑制斩波纹波。

在所示的实施例中，偏移校正电路2分别跟踪放大电路5的每对输入晶体管的输入偏移。特别地，偏移校正电路2包括第一跟踪电路17，用于跟踪一对n型输入晶体管7的输入偏移，以及第二跟踪电路18，用于跟踪一对p型输入晶体管8的输入偏移。尽管被描绘为单独的组件，但是第一跟踪电路17和第二跟踪电路18可以共享某些电路，例如，偏移校正电路2的一部分，用于感测、放大、斩波和/或其他处理。

如图1所示，偏移校正电路2从共模检测电路6接收第一使能信号N_EN和第二使能信号P_EN。第一使能信号N_EN和第二使能信号P_EN可分别用于激活第一跟踪电路17和第二跟踪电路18的跟踪操作。因此，为放大电路5的选择的一对输入晶体管提供适当的输入偏移校正和斩波纹波抑制。

在某些实施方式中，输入偏移补偿信号被注入到斩波放大器电路1的信号电路的一部分，该部分在放大电路5和输出斩波电路4之间。通过在输出斩波之前补偿这种低频噪声，可以减少或消除差分输出信号中斩波电压纹波的产生。

图2A是根据另一实施例的斩波放大器30的示意图。斩波放大器30包括斩波放大器电路1和偏移校正电路22。

图2A的斩波放大器30类似于图1的斩波放大器20，除了图2A的斩波放大器30包括偏移校正电路的不同实现方式。特别地，图2A的偏移校正电路22包括感测放大器13、电阻器15、斩波电路16、模数转换器(ADC)23、数字电路24和数模转换器(DAC)25。另外，数字电路24包括一个n型跟踪电路27和一个p型跟踪电路28。

在所示实施例中，感测放大器13包括差分输入，该差分输入沿着斩波放大器电路1的信号路径耦合到感测点。在某些实施方式中，感测点沿着输出斩波电路4之后的信号路径。这里的教导适用于以多种方式感测输入偏移的偏移校正电路。

如图2A所示，来自感测放大器13的输出信号被提供给斩波电路16。在某些实施方式中，来自感测放大器13的输出信号是流经电阻器15以产生用于斩波电路16的输入电压信号的电流。斩波电路16产生输出信号，该输出信号由ADC 23数字化并由数字电路24处理以产生数字校正数据。

DAC 25使用数字校正数据来生成提供给斩波放大器电路1的差分输入偏移补偿信号。在某些实施方式中，差分输入偏移补偿信号被提供给放大电路5的差分输出以补偿放大电路5的选定的一对输入晶体管的输入偏移电压。

继续参考图2A，偏移校正电路22从共模检测电路6接收第一使能信号N_EN和第二使能信号P_EN。第一使能信号N_EN和第二使能信号P_EN用于分别激活第一跟踪电路27和第二跟踪电路28的跟踪操作。

因此，当共模检测电路6将所选择的输入晶体管对从p型对8改变为n型对7时，反之亦然，偏移校正电路22的相应数字跟踪电路被激活。因此，提供给DAC 25的数字校正数据被更新，使得提供给斩波放大器电路1的差分输入偏移补偿信号处于适当的信号电平，以补偿所选的一对输入晶体管的输入偏移。因此，所选择的一对输入晶体管可以几乎没有延迟地被切换，并且不影响斩波放大器30提供具有低输入偏移的精确放大的能力。

图2B是根据另一实施例的斩波放大器39的示意图。斩波放大器39包括斩波放大器电路1和偏移校正电路36。

图2B的斩波放大器39类似于图2A的斩波放大器30，除了图2B的偏移校正电路36省略了图2A所示的斩波电路16。另外，偏移校正电路36包括提供数字斩波38的数字电路37。本文中的任何偏移校正电路都可以适于与数字斩波一起操作。

图3是根据另一实施例的斩波放大器40的示意图。斩波放大器40包括斩波放大器电路1和偏移校正电路32。

图3的斩波放大器40类似于图2A的斩波放大器30，除了图3的偏移校正电路32包括数字电路34之外，该数字电路34包括非易失性存储器(NVM)35。当跟踪一对n型输入晶体管7和跟踪一对p型输入晶体管8时，NVM 35用于存储指示差分输入偏移补偿信号的信号值的数字数据。

通过包括NVM 35，斩波放大器40可以在电源循环之后迅速恢复放大。这样的功率周期可以对应于斩波放大器的电源电压的下降和/或上升，和/或功率下降信号(PWR_DN)可以用于接通和断开斩波放大器40。通过包括NVM 35，表示每个晶体管对的输入偏移补偿的信号值的数据在电源周期中不会丢失。因此，避免了在稳定到用于输入偏移补偿的稳态信号值时的启动延迟。此外，在电源循环之后，可以使用一对n型输入晶体管7或一对p型输入晶体管8。

图4是根据另一实施例的斩波放大器50的示意图。斩波放大器50包括斩波放大器电路1和偏移校正电路42。

图4的斩波放大器50类似于图2A的斩波放大器30，除了图4的偏移校正电路42包括耦合到数字接口的数字电路44并且包括存储器45，该存储器45可以是易失性的，也可以是非易失性的。存储器45用于存储数字数据，该数字数据指示用于跟踪n型对7和p型对8的差分输入偏移补偿信号的信号值。可以使用数字接口从存储器45中读取或写入存储器45，它可以对应于在其上制造斩波放大器50的半导体芯片的串行接口或并行接口。

实施数字电路44以通过数字接口通信允许在片上观察到数字数据和/或在加电或功率循环之后将数字数据加载到斩波放大器50中，以几乎没有延迟地实现输入偏移补偿。

图5是根据另一实施例的斩波放大器60的示意图。斩波放大器60包括斩波放大器电路1和偏移校正电路52。

图5的斩波放大器60类似于图2A的斩波放大器30，除了图5的偏移校正电路52还包括第二感测放大器14。因此，偏移校正电路52在多个点或位置感测斩波放大器电路1的信号路径。

在所示的实施例中，第一感测放大器13包括沿斩波放大器电路1的信号路径耦合到第一感测点的差分输入，而第二感测放大器14包括差动输入，该差动输入沿着斩波放大器电路1的信号路径耦合到第二个感应点。在某些实施方式中，第一感测点在输入斩波电路3之前，而第二感测点在输出斩波电路4之后。

第一感测放大器13和第二感测放大器14可各自包括一个或多个级。

在某些实施方式中，第一感测放大器13的输入级包括具有或不具有缩放比例的n型对7的副本和p型对8的副本。

如图5所示，来自第一感测放大器13的输出信号和来自第二感测放大器14的输出信号被组合，然后使用斩波电路16被斩波以产生输入到ADC 23的组合的感测信号。在某些实施方式中，来自第一感测放大器13的输出信号和来自第二感测放大器14的输出信号对应于流经电阻器15以产生用于斩波电路16的输入电压信号的电流。

本文中的输入偏移校正电路可以使用多种感测配置来实现，包括使用一个或多个反馈路径、一个或多个前馈路径或其组合的配置。

图6是根据另一实施例的斩波放大器70的示意图。斩波放大器70包括斩波放大器电路61和偏移校正电路62。斩波放大器70还包括一对用于接收差分输入电压V_Sig的差分输入端子V_IN+、V_IN-，以及用于输出单端输出电压的单端输出端子V_OUT。

在所示的实施例中，斩波放大器电路61包括共模检测电路51、输入斩波电路53(由斩波时钟信号CLK_CHOP控制)、p型跨导放大器G_m1p(包括具有由电压源V_OSP表示的输入偏移电压的p型输入对)、n型跨导放大器G_m1n(包括具有输入偏移电压的n型输入对、该输入偏移电压由电压源V_OSN表示)、输出斩波电路54(由斩波时钟信号CLK_CHOP控制)、第二跨导放大器G_m2、第一电阻器R_CA1、第二电阻器R_CA2、第一电容器C_CA和第二电容器C_CB。

继续参考图6，共模检测电路51感测一对差分输入端子V_IN+、V_IN-的共模输入电压，并根据检测到的共模输入电压，启用p型跨导放大器G_m1p或n型跨导放大器G_m1n中的一个。使用第一使能信号N_EN或第二使能信号P_EN使能所选择的跨导放大器。选定的跨导放大器输出差分信号电流I_m1。

尽管描绘了斩波放大器电路61的一个实施例，但是本文的教导适用于以多种方式实现的斩波放大器电路。因此，其他实施方式也是可能的。

继续参考图6，偏移校正电路62包括具有或不具有缩放比例的副本跨导放大器G_m1NRep，其对应于n型跨导放大器G_m1n的副本。偏移校正电路62在具有缩放或不具有缩放的情况下包括与p型跨导放大器G_m1p的副本相对应的副本跨导放大器G_m1PRep。偏移校正电路62还包括第一电阻器R_CARep，该第一电阻器R_CARep对应于第一电阻器R_CA1和第二电阻器R_CA2的具有或不具有缩放比例的串联组合的副本。

偏移校正电路62还包括第一感测跨导放大器G_mS1，第二感测跨导放大器G_mS2，第二电阻器R_S，斩波器电路55，比较器56，数字电路57(包括用于G_m1n的第一计数器67，用于G_m1p的第二计数器68，一个多路复用器69)和一个电流DAC(iDAC)58。比较器56用作1位ADC，它产生用于控制数字电路57的有源计数器的状态的向上信号和向下信号。数字电路57输出由多路复用器69从第一计数器67或第二计数器68选择的数字校正数据。数字校正数据由电流DAC58用来产生差分校正电流I_Corr。

在所示的实施例中，斩波电路55由斩波时钟信号CLK_CHOP提供时钟，而比较器56由比较器时钟信号CLK_COMP提供时钟，数字电路57由计数器时钟信号CLK_COUNT提供时钟。在某些实施方式中，比较器时钟信号CLK_COMP和/或计数器时钟信号CLK_COUNT是通过延迟斩波时钟信号CLK_CHOP或其分频版本而产生的。在图6的示例中，电流DAC 58响应于数字校正数据中的变化，而不是由时钟信号驱动。尽管示出了时钟的一个示例，但是可以多种方式对偏移校正电路进行时钟控制。

继续参考图6，第一使能信号N_EN和第二使能信号P_EN被提供给偏移校正电路62，以帮助跟踪所选择的一对输入晶体管的输入偏移。例如，第一使能信号N_EN用于选择性地使能G_m1NRep和第一计数器67，而第二使能信号P_EN用于选择性地使能G_m1PRep和第二计数器68。另外，多路复用器69使用第一使能信号N_EN和第二使能信号P_EN来选择哪个计数器输出提供作为当前DAC 58的数字校正数据。

如图6所示，偏移校正电路62在输入斩波电路53的差分输入处以及在第一电阻器R_CA1和第二电阻器R_CA2的串联组合两者上感测斩波放大器电路61的信号路径(对应于V_S2P和V_S2N之间的电压差)。另外，偏移校正电路62将差分校正电流I_Corr注入到斩波放大器电路61中，使得差分校正电流I_Corr与差分信号电流I_m1组合。

使用多个感测点具有许多优点，包括在斩波时提供低输入偏移电压以及出色的增益与频率特性(包括在斩波时使用的频率)。然而，本文的教导也可适用于使用单个感测点的实施方式。

因此，尽管示出了偏移校正电路62的一个实施例，但是本文的教导可应用于以多种方式实现的偏移校正电路。因此，其他实施方式也是可能的。

图7是用于斩波放大器的放大电路130的一个实施例的示意图。

放大电路130包括一对NMOS输入晶体管101、一对PMOS输入晶体管102、一对PMOS隔离开关103a、一对NMOS隔离开关103b、第一输入斩波开关104a、第二输入斩波开关104b、共模检测电路105、第一组电流源107、108a和108b、第二组电流源109、110a和110b、第一共源共栅PMOS晶体管113a、第二共源共栅PMOS晶体管113b、第一共源共栅NMOS晶体管114a、第二共源共栅NMOS晶体管114b、第三组电流源115a和115b、第四组电流源116a和116b、第一电压源117和第二电压源118。放大电路130还包括：一对输入端子(IN+、IN-)和一对输出端子(OUT+、OUT-)、由高电源电压V_DD和低电源电压V_SS供电。

在所示的实施例中，一对NMOS输入晶体管101被实现为差分晶体管对，其包括第一NMOS输入晶体管121a和第二NMOS输入晶体管121b，它们各自包括彼此连接并被来自电流源107的公共偏置电流I_N偏置的源极。另外，第一NMOS输入晶体管121a的漏极被来自电流源108a的偏置电流I_N/2偏置，并且第二NMOS输入晶体管121b的漏极被来自电流源108b的偏置电流I_N/2偏置。

一对PMOS隔离开关103a包括第一PMOS隔离开关123a和第二PMOS隔离开关123b。PMOS隔离开关123a-123b的漏极分别连接到IN+和IN-，而PMOS隔离开关123a-123b的源极通过第一输入斩波开关104a分别连接到NMOS输入晶体管121a-121b的栅极。PMOS隔离开关123a-123b的栅极由来自共模检测电路105的第一反相使能信号N_ENB控制。

继续参考图7，一对PMOS输入晶体管102被实现为差分晶体管对，其包括第一PMOS输入晶体管122a和第二PMOS输入晶体管122b，它们各自包括彼此连接并且被来自电流源109的公共偏置电流I_P偏置的源极。另外，第一PMOS输入晶体管122a的漏极被来自电流源110a的偏置电流I_P/2偏置，并且第二PMOS输入晶体管122b的漏极被来自电流源110b的偏置电流I_P/2偏置。

一对NMOS隔离开关103b包括第一NMOS隔离开关124a和第二NMOS隔离开关124b。NMOS隔离开关124a-124b的漏极分别连接到IN+和IN-，而NMOS隔离开关124a-124b的源极通过第二输入斩波开关104b分别连接到PMOS输入晶体管122a-122b的栅极。NMOS隔离开关124a-124b的栅极由来自共模检测电路105的第二使能信号P_EN控制。

在描述的实施方案中，共模检测电路105耦合到一对输入端子(IN+，IN-)，以感测输入共模电压。基于感测到的输入共模电压，共模检测电路105使用第一使能信号N_EN选择一对NMOS输入晶体管101，或者使用第二使能信号P_EN选择一对PMOS输入晶体管102。在第一输入斩波开关104a或第二输入斩波开关104b斩波之后，选定的一对输入晶体管对在IN+和IN-之间接收的差分输入信号进行放大。

如图7所示，第一输入斩波开关104a和第二输入斩波开关104b均由斩波时钟信号CLK_CHOP控制。在描述的实施方案中，单独的一组输入斩波开关用于n型输入对101和p型输入对102。在其他实施例中，使用一组共享的斩波开关。本文中的任何实施例都可以使用共享或分开的输入斩波开关。同样，本文的任何实施例都可以使用共享的或分离的输出斩波开关。

当使用一对NMOS输入晶体管101时，共模检测电路105使一对PMOS隔离晶体管103a导通，并且使第一组电流源107、108a和108b导通。然而，当不使用一对NMOS输入晶体管101时，共模检测电路105使一对PMOS隔离晶体管103a截止，并且使第一组电流源107、108a和108b截止。

继续参考图7，当使用一对PMOS输入晶体管102时，共模检测电路105导通一对NMOS隔离晶体管103b并导通第二组电流源109、110a和110b。然而，当不使用一对PMOS晶体管102时，共模检测电路105使一对NMOS隔离晶体管103b截止，并且使第二组电流源109、110a和110b截止。

包括PMOS隔离晶体管103a和NMOS隔离晶体管103b有助于减小输入电容。然而，本文的教导也适用于没有隔离晶体管的实施方式。

折叠的共源共栅电路的一个示例被描述为耦合到一对NMOS输入晶体管101和这对PMOS输入晶体管102。折叠的共源共栅电路示出了适于将来自一对NMOS输入晶体管101的输出信号和来自一对PMOS输入晶体管102的输出信号提供给公共的一对输出端子(OUT+，OUT-)的电路的一个示例。然而，电路的其他实施方式也是可能的。

图8是可以在斩波放大器中使用的斩波开关210的一个示例的示意图。但是，斩波开关可以通过其他方式实现。

如图8所示，斩波开关210包括用作差分输入的第一和第二输入201a、201b，用作差分输出的第一和第二输出202a、202b，第一至第四开关203a-203d以及开关控制电路204。如图8所示，开关控制电路204接收斩波时钟信号CLK_CHOP，该斩波时钟信号CLK_CHOP可用于控制开关203a-203d随时间的状态。尽管示出为包括开关控制电路204，但是在某些配置中，省略了开关控制电路204，以便向斩波开关210提供多个时钟信号(例如，斩波时钟信号的反相和非反相版本，具有或不具有非重叠)。

第一输入201a电连接到第一开关203a的第一端和第二开关203b的第一端。第二输入201b电连接到第三开关203c的第一端和第四开关203d的第一端。第一输出202a电连接到第二开关203b的第二端和第三开关203c的第二端。第二输出202b电连接到第一开关203a的第二端和第四开关203d的第二端。

斩波开关210可以用于斩波在第一输入201a和第二输入201b之间接收的差分输入信号，以在第一输出202a和第二输出202b之间生成差分斩波信号。例如，在斩波时钟信号CLK_CHOP的第一时钟相位期间，开关控制电路204可以闭合第二和第四开关203b、203d并且断开第一和第三开关203a、203c。另外，在斩波时钟信号CLK_CHOP的第二时钟相位期间，开关控制电路204可以闭合第一和第三开关203a、203c并且断开第二和第四开关203b、203d。

可以以多种方式来实现本文公开的时钟信号，包括例如通过使用任何合适的时钟发生器。在某些实施方式中，公共时钟信号用于合成用于斩波放大器的斩波、自动调零、数字处理和/或其他操作的时钟信号。

应用

可以将采用上述方案的设备实现为各种电子设备。电子设备的示例包括但不限于消费电子产品、电子测试设备、通信系统、数据转换器等。

结论

前述描述可以将元件或特征称为“连接”或“耦合”在一起。如本文所使用的，除非另有明确说明，否则“连接”是指一个元件/特征直接或间接地连接至另一元件/特征，并且不一定是机械地。同样地，除非另有明确说明，否则“耦合”是指一个元件/特征直接或间接地耦合至另一元件/特征，并且不一定是机械地。因此，尽管在附图中示出的各种示意图描绘了元件和组件的示例布置，但是在实际的实施例中可以存在附加的中间元件、设备、特征或组件(假设所描绘的电路的功能没有受到不利影响)。

尽管已经描述了某些实施例，但是这些实施例仅通过示例的方式给出，并且不意图限制本公开的范围。实际上，本文描述的新颖的装置、方法和系统可以以多种其他形式来体现。此外，在不脱离本公开的精神的情况下，可以对本文所述的方法和系统的形式进行各种省略、替换和改变。例如，虽然以给定的布置呈现了公开的实施例，但是替代实施例可以执行具有不同组件和/或电路拓扑的类似功能，并且可以删除、移动、添加、细分、组合和/或修改某些元件。这些元件中的每一个都可以以各种不同的方式来实现。可以将上述各种实施例的元素和动作的任何适当组合进行组合以提供其他实施例。因此，本发明的范围仅通过参考所附权利要求来限定。

尽管此处提出的权利要求以单一依赖项格式在美国专利商标局(USPTO)提出申请，但应理解，任何权利要求都可能依赖于之前相同类型的任何权利要求，除非在技术上显然不可行时。