一种全国产化的多总线多冗余的b码对时装置
阅读说明：本技术 一种全国产化的多总线多冗余的b码对时装置 (Nationwide multi-bus multi-redundancy B code time synchronization device ) 是由 魏凯 于 2021-10-18 设计创作，主要内容包括：本发明涉及一种全国产化的多总线多冗余的B码对时装置,属于国产通讯对时技术领域。与现有技术相比,本发明采用自主可控的全国产化设计,不受国外器件禁用的影响。采用千兆网络总线、RS485串行总线和PCIE高速总线的多总线设计,使整个对时装置的数据流通更加顺畅,时间的分发更加快,可以有效提高分发的效率,较少在传输线路上的延时；多总线设计,可以使B码对时装置的兼容性更高。进一步,采用ARM对时和FPGA对时的多冗余,以及CPU对整个对时过程进行监测和仲裁的设计,实现了自主可控的目标,可以提高系统的可靠性；采用冗余设计,对时的精度可以达到微秒级。(The invention relates to a nationwide multi-bus multi-redundancy B code time synchronization device, belonging to the technical field of domestic communication time synchronization. Compared with the prior art, the invention adopts autonomous controllable nationwide production design and is not influenced by the forbidden use of foreign devices. By adopting the multi-bus design of the gigabit network bus, the RS485 serial bus and the PCIE high-speed bus, the data circulation of the whole time synchronization device is smoother, the time distribution is faster, the distribution efficiency can be effectively improved, and the time delay on a transmission line is less; the multi-bus design can make the compatibility of the B code to the time device higher. Furthermore, multiple redundancies of ARM time synchronization and FPGA time synchronization and the design that the CPU monitors and arbitrates the whole time synchronization process are adopted, so that the autonomous controllable target is realized, and the reliability of the system can be improved; by adopting a redundancy design, the time synchronization precision can reach microsecond level.)
技术领域
本发明属于国产通讯对时技术领域，具体涉及一种全国产化的多总线多冗余的B码对时装置。
背景技术
当前，时间同步，即对时，在很多行业领域中起着举足轻重的作用，如航空航天、电力电子等系统，要求的对时精度达到微秒级，才能保证整个大系统的同步协作运行。B码作为一种国际通用的时间编码，具有通用性和标准性的特点。但现有的B码对时装置，存在设计复杂、精度低以及工作稳定性差的问题，更重要的是，无法实现自主可控的全国产化设计。而且一般的B码对时装置在设计时，实现途径比较单一，无法应对可能出现的故障。
为了满足国产化的需求，实现B码的高精度对时，特别是为了实现多途径多备份对时的有效融合，随时应对可能存在的设备故障和对时中断，如何设计一种全国产化的多总线多冗余的B码对时装置成为了亟待解决的技术问题。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是：如何在保证B码对时精度达到微秒的基础上，实现B码对时装置的全国产化设计，实现多总线多冗余的B码对时，提高系统的稳定性和可靠性。
(二)技术方案
为了解决上述技术问题，本发明提供了一种全国产化的多总线多冗余的B码对时装置，包括CPU芯片2K1000、FPGA芯片SMQ7K325T、ARM芯片GD32F450、GBE SWITCH芯片的SF2507EBI；
整个对时装置形成了多总线多冗余的设计，即千兆网络总线、RS485串行总线和PCIE高速总线的多总线，以及ARM对时和FPGA对时的多冗余，CPU芯片2K1000对整个对时过程进行监测和仲裁，对ARM和FPGA解析的时间信息进行实时监测，并进行精度筛选。
优选地，GBE SWITCH芯片的SF2507EBI搭建起千兆以太网交换网络，实现CPU芯片2K1000、FPGA芯片SMQ7K325T、ARM芯片GD32F450以及外部设备的网络交换；外部DB9串口输入的B码一分为二，一路进入ARM芯片GD32F450，另外一路进入FPGA芯片SMQ7K325T，ARM芯片GD32F450和FPGA芯片SMQ7K325T分别对B码进行解析；ARM芯片GD32F450将解析成的年月日时分秒时间信息分别通过千兆网络总线和RS485串行总线传送给GBE SWITCH芯片的SF2507EBI和CPU芯片2K1000，而FPGA芯片SMQ7K325T则将解析后的时间信息分别通过PCIE总线、RS485串行总线以及千兆以太网总线，传送给VPX总线，CPU芯片2K1000和GBE SWITCH芯片的SF2507EBI；CPU芯片2K1000作为监测和仲裁中心，从PCIE总线、RS485串行总线以及千兆以太网总线上获取时间信息，进行实时监控，通过对时间信息精度的对比，筛选出精度最高的时间信息，再通过多总线发送到VPX总线上，供VPX总线上的其他外部设备直接获取。
优选地，所述ARM芯片GD32F450实现的B码解析逻辑如下：GD32F450内部的第一定时器进行B码码元起始位的检测，用于检测到一个完整的B码码元信息；第二定时器用于对GD32F450解析B码的过程进行计时，以便后面对B码进行校准；GD32F450内部的网络收发器用于将解析出来的年月日时分秒时间信息，发送到GBE SWITCH芯片的网络交换机SF2507EBI进行广播；GD32F450内部的RS485收发器用于将解析出来的年月日时分秒时间信息，发送到CPU芯片2K1000进行监测。
优选地，所述FPGA芯片SMQ7K325T实现的B码解析逻辑如下：接收到外部输入的B码信息以后，FPGA芯片SMQ7K325T一直检测B码码元的开始标志，如果没有检测到，则FPGA芯片SMQ7K325T内部的授时寄存器直接获取RTC模块的时间信息，分发给GBE SWITCH芯片的网络交换机SF2507EBI、VPX总线以及CPU芯片2K1000，一旦检测到开始标志，FPGA芯片SMQ7K325T内部授时寄存器内的FIFO将这一秒的码元进行缓存，同时解码寄存器进行解码，微秒计时器进行计时，然后解码寄存器将解析完的年月日时分秒信息传送给授时寄存器，一方面，授时寄存器将FIFO芯片SMQ7K325T中的整秒码元进行一定的延迟后发送出去，延迟的时间为微秒计时器的时间，另一方面，授时寄存器将微秒计时器的信息融化加入时间信息中，然后通过千兆以太网和PCIE总线分别传送给GBE SWITCH芯片的网络交换机SF2507EBI和VPX总线，同时也直接将时间信息通过RS485总线和PCIE总线传送给CPU芯片2K1000。
优选地，所述CPU芯片2K1000采用40nm工艺，片内集成2个GS264处理器核，主频1GHz，片内集成共享的1MB二级Cache，64位533MHz的DDR3控制器2个x4 PCIE2.0接口以及2个RGMII千兆网接口。
优选地，所述FPGA芯片SMQ7K325T内含840个数字信号处理器，445个36Kb的BRAM，326080个逻辑单元、10个CMT、1个PCIE2.1，16个GTX可编程资源。
优选地，所述ARM芯片GD32F450采用ARM Cortex-M4 32位处理器核，片上集成FLASH存储3072KB和SRAM存储512KB。
优选地，所述GBE SWITCH芯片的网络交换机SF2507EBI采用LQFP128-EPAD封装，支持5+2端口10/100/1000M高性能以太网交换，集成5个GigaPHY和2个GMAC端口。
本发明还提供了一种利用所述装置实现的B码解析的方法，包括以下步骤：
步骤1.B码通过DB9串口送给ARM芯片GD32F450和FPGA芯片SMQ7K325T；
步骤2.ARM芯片GD32F450内部的第一定时器接收B码信息，并进行定时查询，不断检测是否有B码码元的开始标志，如果没有查询到，则一直定时查询，一旦查询到B码码元的开始标志，则触发第二定时器启动；
步骤3.第二定时器启动的同时，ARM芯片GD32F450对B码码元进行解析，解析出年月日时分秒信息，与此同时，ARM芯片GD32F450不断检测一秒的B码有效码元是否全部解析完成，如果没有，则继续解析，一旦检测到完成标志，则触发第二定时器停止计时；
步骤4.第二定时器停止计时以后，ARM芯片GD32F450根据第二定时器的计时时间对解析出的B码时间信息进行校准；
步骤5.对于校准完成以后的时间信息，ARM芯片GD32F450通过调用网络收发器和RS485收发器，将解析出的年月日时分秒，广播到GBE SWITCH芯片的网络交换机或CPU芯片2K1000；
步骤6.FPGA芯片SMQ7K325T接收到外部输入的B码信息以后，一直检测B码码元的开始标志，如果没有检测到，则FPGA芯片SMQ7K325T内部的授时寄存器直接获取RTC模块的时间信息，分发给GBE SWITCH芯片的网络交换机SF2507EBI、VPX总线以及CPU芯片2K1000；
步骤7.一旦检测到开始标志，FPGA芯片SMQ7K325T内部授时寄存器内的FIFO将这一秒的码元进行缓存，同时FPGA芯片SMQ7K325T内部解码寄存器进行解码，微秒计时器进行计时；
步骤8.然后解码寄存器将解析完的年月日时分秒信息传送给授时寄存器，一方面，授时寄存器将FIFO中的整秒码元进行一定的延迟后发送出去，延迟的时间为微秒计时器的时间；另一方面，授时寄存器将微秒计时器的信息融化加入时间信息中，然后通过千兆以太网和PCIE总线分别传送给GBE SWITCH芯片的网络交换机SF2507EBI和VPX总线，同时也可以直接将时间信息通过RS485总线和PCIE总线传送给CPU芯片2K1000；
步骤10.CPU芯片2K1000从PCIE总线、RS485串行总线以及千兆以太网总线上获取时间信息，在上层软件上进行实时监控，通过对时间信息精度的对比，筛选出精度最高的时间信息，再通过多总线发送到VPX总线上，供VPX总线上的其他外部设备直接获取。
(三)有益效果
与现有技术相比，本发明采用自主可控的全国产化设计，不受国外器件禁用的影响。采用千兆网络总线、RS485串行总线和PCIE高速总线的多总线设计，使整个对时装置的数据流通更加顺畅，时间的分发更加快，可以有效提高分发的效率，较少在传输线路上的延时；多总线设计，可以使B码对时装置的兼容性更高。进一步，采用ARM对时和FPGA对时的多冗余，以及CPU对整个对时过程进行监测和仲裁的设计，实现了自主可控的目标，可以提高系统的可靠性；采用冗余设计，对时的精度可以达到微秒级。
附图说明
图1为实现本发明实施例的方法所基于的B码对时装置原理框图；
图2为本发明实施例的方法所基于的ARM B码解析逻辑框图；
图3为本发明实施例的方法所基于的FPGA B码解析逻辑框图。
具体实施方式
为使本发明的目的、内容、和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
为解决现有B码对时技术的不足，具体来讲就是解决系统设计单一，可靠性差以及对时精度低的问题，本发明在保证B码对时精度达到微秒的基础上，实现B码对时装置的全国产化设计，实现多总线多冗余的B码对时，提高系统的稳定性和可靠性。
结合图1所示的B码对时装置原理框图、图2所示的ARM B码解析逻辑框图以及图3所示的FPGA B码解析逻辑框图，下面对本发明方法作进一步描述。
具体地，如图1所示，B码对时装置采用CPU+FPGA+ARM的架构，该装置中，选用北京龙芯公司的CPU芯片2K1000、深圳国威公司的FPGA芯片SMQ7K325T、兆易创新公司的ARM芯片GD32F450、楠菲微电子公司GBE SWITCH芯片的SF2507EBI，其他外围的串口、网络、总线以及其他所有的芯片均实现了国产化设计。
整个对时装置形成了多总线多冗余的设计，即千兆网络总线、RS485串行总线和PCIE高速总线的多总线，以及ARM对时和FPGA对时的多冗余，CPU 2K1000对整个对时过程进行监测和仲裁，可以对ARM和FPGA解析的时间信息进行实时监测，并进行精度筛选，优先对外输出对时精度高的时间信息，实现了自主可控的目标，提高了系统的可靠性；采用冗余设计，对时的精度可以达到微秒级。
GBE SWITCH芯片的SF2507EBI搭建起千兆以太网交换网络，实现CPU、FPGA、ARM以及外部设备的网络交换；外部DB9串口输入的B码一分为二，一路进入ARM，另外一路进入FPGA，ARM和FPGA分别对B码进行解析；ARM将解析成的年月日时分秒时间信息分别通过千兆网络总线和RS485串行总线传送给GBE SWITCH芯片的SF2507EBI和CPU，而FPGA则将解析后的时间信息分别通过PCIE总线、RS485串行总线以及千兆以太网总线，传送给VPX总线，CPU和GBE SWITCH；CPU作为监测和仲裁中心，从PCIE总线、RS485串行总线以及千兆以太网总线上获取时间信息，在上层软件上进行实时监控，通过对时间信息精度的对比，筛选出精度最高的时间信息，再通过多总线发送到VPX总线上，供VPX总线上的其他外部设备直接获取。
进一步地，所述龙芯公司的CPU芯片2K1000采用40nm工艺，片内集成2个GS264处理器核，主频1GHz，片内集成共享的1MB二级Cache，64位533MHz的DDR3控制器2个x4 PCIE2.0接口以及2个RGMII千兆网接口等。
进一步地，所述国威公司的FPGA芯片SMQ7K325T，内含840个数字信号处理器，445个36Kb的BRAM，326080个逻辑单元，10个CMT，1个PCIE2.1，16个GTX等可编程资源，可实现高性能数字信号处理、大容量的逻辑运算等应用，具有高带宽的数据吞吐能力，可完全兼容美国Xilinx公司的XQ7K325T-FFG900。
进一步地，所述兆易创新公司的ARM芯片GD32F450，采用ARM Cortex-M4 32位处理器核，片上集成FLASH存储3072KB和SRAM存储512KB，IO资源和外设接口丰富，可以满足常规标准以及先进的通讯需求。
进一步地，所述楠菲微电子公司GBE SWITCH芯片的SF2507EBI，采用LQFP128-EPAD封装，支持5+2端口10/100/1000M高性能以太网交换，集成5个低功耗特性GigaPHY和2个GMAC端口。
参考图2，ARM实现的B码解析逻辑如下：GD32F450内部的第一定时器1进行B码码元起始位的检测，用于检测到一个完整的B码码元信息；第二定时器2用于对GD32F450解析B码的过程进行计时，以便后面对B码进行校准；GD32F450内部的网络收发器用于将解析出来的年月日时分秒时间信息，发送到GBE SWITCH芯片的网络交换机SF2507EBI进行广播；GD32F450内部的RS485收发器用于将解析出来的年月日时分秒时间信息，发送到CPU进行监测。
FPGA实现的B码解析逻辑如下：接收到外部输入的B码信息以后，FPGA一直检测B码码元的开始标志，如果没有检测到，则FPGA内部的授时寄存器直接获取RTC模块的时间信息，分发给GBE SWITCH芯片的网络交换机SF2507EBI、VPX总线以及CPU，一旦检测到开始标志，FPGA内部授时寄存器内的FIFO将这一秒的码元进行缓存，同时解码寄存器进行解码，微秒计时器进行计时，然后解码寄存器将解析完的年月日时分秒信息传送给授时寄存器，一方面，授时寄存器将FIFO中的整秒码元进行一定的延迟后发送出去，延迟的时间为微秒计时器的时间，另一方面，授时寄存器将微秒计时器的信息融化加入时间信息中，然后通过千兆以太网和PCIE总线分别传送给GBE SWITCH芯片的网络交换机SF2507EBI和VPX总线，同时也可以直接将时间信息通过RS485总线和PCIE总线传送给CPU。
如图2所示，利用上述装置实现的B码解析的步骤如下：
步骤1.B码通过DB9串口送给ARM和FPGA；
步骤2.ARM内部的第一定时器1接收B码信息，并进行定时查询，不断检测是否有B码码元的开始标志，如果没有查询到，则一直定时查询，一旦查询到B码码元的开始标志，则触发第二定时器2启动；
步骤3.第二定时器2启动的同时，ARM对B码码元进行解析，解析出年月日时分秒信息，与此同时，ARM不断检测一秒的B码有效码元是否全部解析完成，如果没有，则继续解析，一旦检测到完成标志，则触发第二定时器2停止计时；
步骤4.第二定时器2停止计时以后，ARM根据第二定时器2的计时时间对解析出的B码时间信息进行校准；
步骤5.对于校准完成以后的时间信息，ARM通过调用网络收发器和RS485收发器，将解析出的年月日时分秒，广播到GBE SWITCH芯片的网络交换机或CPU；
步骤6.FPGA接收到外部输入的B码信息以后，一直检测B码码元的开始标志，如果没有检测到，则FPGA内部的授时寄存器直接获取RTC模块的时间信息，分发给GBE SWITCH芯片的网络交换机SF2507EBI、VPX总线以及CPU；
步骤7.一旦检测到开始标志，FPGA内部授时寄存器内的FIFO将这一秒的码元进行缓存，同时FPGA内部解码寄存器进行解码，微秒计时器进行计时；
步骤8.然后解码寄存器将解析完的年月日时分秒信息传送给授时寄存器，一方面，授时寄存器将FIFO中的整秒码元进行一定的延迟后发送出去，延迟的时间为微秒计时器的时间；另一方面，授时寄存器将微秒计时器的信息融化加入时间信息中，然后通过千兆以太网和PCIE总线分别传送给GBE SWITCH芯片的网络交换机SF2507EBI和VPX总线，同时也可以直接将时间信息通过RS485总线和PCIE总线传送给CPU；
步骤10.CPU从PCIE总线、RS485串行总线以及千兆以太网总线上获取时间信息，在上层软件上进行实时监控，通过对时间信息精度的对比，筛选出精度最高的时间信息，再通过多总线发送到VPX总线上，供VPX总线上的其他外部设备直接获取。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。
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