具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。

应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制。因此，在不背离本申请的教导的情况下，下文中讨论的第一应力补偿层也可被称作第二应力补偿层，反之亦然。

在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。

还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/或“包含有”，当在本说明书中使用时表示存在所陈述的特征、元件和/或部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/或它们的组合。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，修饰整个所列特征，而不是修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。用语“示例性的”旨在指代示例或举例说明。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。

本申请可以各种形式呈现，以下将描述其中一些示例。

本申请提供了一种通过改善半导体器件的内部应力分布来改善其所处晶圆的翘曲度的方法。

图1是示出根据本申请实施方式的制造三维存储器的方法流程框图。如图1中所示，根据本申请实施方式的制造三维存储器的方法1000包括：

S110：在晶圆的第一表面上形成栅极堆叠结构以及覆盖栅极堆叠结构的绝缘材料层，其中，栅极堆叠结构被划分成台阶区和核心区并且包括交替堆叠的层间绝缘层和栅极层，并且栅极堆叠结构的核心区中贯穿有沟道结构；

S120：在绝缘材料层上形成第一应力补偿层；以及

S130：贯穿第一应力补偿层和绝缘材料层形成多个连接柱，多个连接柱电连接到沟道结构、或在台阶区中电连接到栅极层。

其中，第一应力补偿层可以由具有高压缩应力的材料形成。

图2a至图2i是示出根据本申请实施方式的制造三维存储器的方法的剖视图。以下将参照图2a至图2i对方法1000进行详细描述。

图2a示出执行步骤S110之后形成的半导体结构的剖视图。步骤S110的方法可以采用本领域已知的GL制程前期工艺执行。本申请的实施方式对此不作具体限制，只要其能形成具有如图2a中所示的栅极堆叠结构500和绝缘材料层600的半导体中间结构即可。为了不模糊本申请的重点，本文中对此不作赘述。

如图2a所示，晶圆100包括相对的第一表面101和第二表面102。图2中，第一表面101和第二表面102在“z”方向上相对。在制造半导体器件的过程中，在第一表面101上不断堆积新的膜层。图2a中示出了经步骤S110后在晶圆100上形成的半导体器件的一个示例，但不限于此，其可以包括：半导体衬底200(例如，多晶硅)，形成在晶圆100的第一表面101上，半导体衬底200与第一表面101间可以插置有绝缘层201(例如，氧化硅)；栅极堆叠结构500，形成在半导体衬底200上，其可以被划分成核心区GB和台阶区SS(参见图2b)，并且可以包括在z方向上交替层叠的层间绝缘层501(例如，包括诸如氧化硅的绝缘材料)和栅极层502(例如，包括诸如钨的导电材料)；沟道结构400，其可以贯穿栅极堆叠结构500并且延伸至半导体衬底200中；以及绝缘材料层600，覆盖栅极堆叠结构500。

可选地，经步骤S110后的半导体器件还可以包括源极牺牲层300。源极牺牲层300形成在半导体衬底200与栅极堆叠结构500之间，并且可以包括多个合适的牺牲层，例如图2a中所示的顺序堆叠的氧化物层、多晶硅层和氧化物层。

可选地，沟道结构400还可以包括：ONO结构(例如，阻挡层401、电荷存储层402、隧穿层403)；以及多晶硅沟道层404和沟道插塞405，二者可经由连接柱CT(参见图2g)电连接至外围电路晶圆800(参见图2h)，这将在下文进行详细描述。

可选地，绝缘材料层600还可以包括覆盖沟道结构400的沟道插塞405的盖帽层(CTCAP OX)，以在后续工艺中对沟道插塞405进行保护。盖帽层可以通过化学气相沉积工艺沉积氧化物而形成。

示例性地，上述晶圆100的材料可以是单晶硅、锗(Ge)、锗化硅(SiGe)等。本申请的实施方式中，将以单晶硅晶圆作为示例进行描述。

由于晶圆及其上的各个膜层之间热膨胀系数的差异，各个膜层或晶圆产生的应力各不相同，致使晶圆发生翘曲。通常，晶圆的翘曲状态一般可划分为两种：一种是晶圆边缘向上弯曲、中间向下凸起，类似于正放的“碗”形状；另一种是晶圆边缘向下弯曲、中间向上凹陷，类似于倒放的“碗”形状。

晶圆的翘曲状态也可以采用翘曲度进行表征，翘曲度一般是指晶圆平放时最高点与最低点之间的距离，上述两种翘曲状态可以通过翘曲度取值的正负进行区分。翘曲度为0时说明晶圆较为平整。在本文中，当翘曲度的值为正时，限定晶圆处于正放的“碗”形状的翘曲状态；当翘曲度的值为负时，限定晶圆处于倒放的“碗”形状的翘曲状态。翘曲度的绝对值越大，表示晶圆的翘曲程度越大。当翘曲度的绝对值超过200微米(μm)，则认为不适合再在该晶圆上继续后续工艺，需要对其进行平整处理。

如前所述，相关技术中，可以通过在晶圆背面(其对应于不在其上制造半导体器件的表面，例如图2a中的第二表面102)上沉积特定的应力补偿层来使晶圆平整。在示例性实施方式中，应力补偿层可以是具有特定应力性质的硅化物膜，换言之，可以根据晶圆翘曲状态来对应地选择不同的硅化物膜进行应力平衡。具体地，若晶圆的翘曲状态呈现为正放的“碗”形状，则可以在晶圆的背面生长具有拉伸应力的硅化物薄膜，通过硅化物薄膜的拉伸应力减小晶圆的翘曲程度；若晶圆的翘曲状态为呈现为倒放的“碗”形状，则在晶圆的背面生长具有压缩应力的硅化物薄膜，通过硅化物薄膜的压缩应力减小晶圆的翘曲程度。

在本申请的实施方式中，经GL制程形成如图2a所示的半导体器件结构之后，半导体器件结构整体具有拉伸应力、呈现收缩之势，致使晶圆100大致呈现正放的“碗”形状，即中间向下凸出、边缘翘起，更具体地，晶圆100的第一表面101翘曲成凹面，而第二表面102翘曲成为凸面。此时，晶圆100的翘曲度大致为300μm。

在步骤S120中，如图2c所示，可以在绝缘材料层600上形成第一应力补偿层700。

在示例性实施方式中，第一应力补偿层700可以由具有高压缩应力的材料形成，例如其可以由具有高压缩应力的硅化物形成。在示例性实施方式中，硅化物可以是氮化硅、氧化硅、氮氧化硅或对上述材料进行掺杂而形成的硅化物。其中，氮化硅具有良好的稳定性，且比较容易通过生长工艺控制产生的应力的类型和大小。在本申请中，将以氮化硅作为形成第一应力补偿层的材料为例进行描述。

通过形成具有高压缩应力的第一应力补偿层，可以整体上中和形成在晶圆100上的半导体结构的较强的拉伸应力，改善其内应力分布状态。由此，可以改善晶圆的翘曲度。在形成第一应力补偿层700之后，晶圆的翘曲度的绝对值可以降低为小于或等于100μm，例如，-100μm。在这种情况下，晶圆100可以处于倒放的“碗”状的翘曲状态。此时，晶圆100的半导体器件的整体内应力可以表现为压缩应力。由于在后续的步骤S130，尤其是填充导电材料的过程中，会导致半导体结构的拉伸应力升高，此时将半导体器件的整体内应力过量地调整为压缩应力，可以与后续可能升高的拉伸应力平衡。在该步骤中为后续过程的应力平衡预留一定的裕度，则可以有效减小后续执行应力平衡处理的次数。

另外，如图2b所示，步骤S120还可以包括：在形成第一应力补偿层700之前，可以在晶圆100的第二表面102上形成具有高拉伸应力的第二应力补偿层710。例如，第二应力补偿层710可以由具有高拉伸应力的氮化硅形成。

如上所述，在晶圆100呈现正放的“碗”状的翘曲状态的情况下，通过在其背面形成高拉伸应力的应力补偿层可以改善晶圆翘曲度，使晶圆趋于平整。在该实施方式中，可以通过如图2b所示的晶背氮化硅沉积(BS SiN DEP)的处理，使晶圆的翘曲度的绝对值降低为小于或等于100μm，例如，+100μm。在这种情况下，晶圆100仍处于正放的“碗”状的翘曲状态下。

虽然本文中示出了第二应力补偿层710在形成第一应力补偿层700之前形成的示例，但应理解，这仅是示例性的，第二应力补偿层710也可以在第一应力补偿层700之后形成。

在这种情况下，由于晶圆100上方的第一应力补偿层700具有高压缩应力，且其下方的第二应力补偿层710具有高拉伸应力，二者均使晶圆100趋向于平整，从某种程度而言，就好像晶圆的向下凸出的中间部分受到向上的作用力，而向上翘起的边缘受到向下的作用力，从而使之整体趋于平整。

在示例性实施方式中，应力补偿层700和710可以通过利用等离子体增强化学气相沉积(PECVD)工艺来形成，然而在本发明的其他实施方式中，还可以采用其他薄膜生长方式来形成。

在本申请的实施方式中，应力补偿层700和710均形成为氮化硅薄膜，但呈现为不同的应力特性，这可以通过改变PECVD的工艺条件(诸如，温度、进气量等)来实现。同时，也可以通过控制PECVD的工艺条件，来控制压缩应力/拉伸应力的大小，进而可以控制晶圆100的翘曲度。

下面将对应力补偿层700和710的形成工艺进行详细描述。

在形成第一应力补偿层700时，以硅烷(SiH₄)和氨气(NH₃)为反应物，在氮气环境下，利用高频功率源和低频功率源相结合的方式，采用等离子体增强化学气相沉积(PECVD)工艺在晶圆100的上方(具体地，在绝缘材料层600上)生长具有压缩应力的氮化硅(SiN)薄膜。

具体地，SiN薄膜的压缩应力主要来自于高能粒子的轰击作用。在NH₃、SiH₄、N₂环境下，沉积SiN时，SiN会具有一定的本征压缩应力。如果在沉积过程中引入低频功率源，采用高低频相结合的办法，由于低频电场作用下，粒子加速时间长，到达反应面时速度大，就会产生高能粒子的轰击效果。在粒子的轰击下，可导致原子、离子的结合或者重新排布，进而使薄膜结构膨胀变形，产生压缩应力，从而形成具有压缩应力的氮化硅薄膜。经过原子、离子重新结合过的SiN薄膜也会变得更加致密。

在形成第二应力补偿层710时，以硅烷(SiH₄)和氨气(NH₃)为反应物，利用高频功率源，采用PECVD工艺在晶圆100的第二表面102上生长具有拉伸应力的SiN薄膜。

具体地，在以NH₃和SiH₄为反应物的PECVD技术沉积SiN薄膜中，氢(H)会与氮(N)、硅(Si)成键并且存留在薄膜当中。反应中乙硅烷和氨基基团气相形成，等离子体产物在衬底表面反应并且在后续通过H₂和NH₃的剔除反应再次在薄膜表面进行多余的H2的释放过程。在这一过程中，薄膜致密化，Si-N键被拉伸并且会被周围的网状结构所限制，所以被有效地冻结为拉伸应力状态，从而形成具有拉伸应力的氮化硅薄膜。其中，在具有拉伸应力的氮化硅薄膜的沉积中，对H的处理成为至关重要的因素，H含量的多少直接影响薄膜应力的大小。

与第二应力补偿层710相比，在形成第一应力补偿层700时，温度更低，氨气的流量更大，所形成的氮化硅薄膜缺陷较多(杂质较多)，致密性更低。

在示例性实施方式中，第一应力补偿层700的厚度可以在至的范围内，例如可以是第二应力补偿层710的厚度可以在至的范围内，例如可以是应理解，上述厚度范围仅是示例性的，只要两种应力补偿层的应力大小可以使晶圆翘曲得到改善即可。

在本申请的另一实施方式中，可以省略第二应力补偿层710。在这种情况下，可以合适地控制第一应力补偿层700的压缩应力的大小，以有效地平衡晶圆翘曲度，同时也不影响最终半导体器件成品的应力分布平衡。

下面将参照图2d至图2g对步骤S130进行详细描述。

在步骤S130中，贯穿第一应力补偿层700和绝缘材料层600形成多个连接柱。

在示例性实施方式中，步骤S130包括：步骤S131，形成暴露栅极堆叠结构500的至少一部分的栅极接触孔SSCT；步骤S132，形成暴露沟道结构400的至少一部分的沟道接触孔C1CH；以及步骤S133，利用导电材料填充栅极接触孔SSCT和沟道接触孔C1CH。

在形成栅极接触孔SSCT的步骤S131中，可以包括：①将用于形成栅极接触孔SSCT的掩模图案转移到用于栅极接触孔SSCT的硬掩膜上；以及②将掩模图案转移到半导体器件结构上。

具体地，步骤①可以如图2d所示，首先，可以在第一应力补偿层700上形成用于栅极接触孔SSCT刻蚀的第一硬掩膜HM1；其次，可以在第一硬掩膜HM1上形成第一光刻胶层PH1；随后，可以通过光刻工艺将第一硬掩膜HM1和第一应力补偿层700图案化，使二者可以在台阶区SS中在与待形成栅极接触孔SSCT的位置对应的位置处开口。

步骤②可以如图2e所示，以第一硬掩膜HM1和第一应力补偿层700为掩模，利用刻蚀工艺，形成穿过绝缘材料层600并延伸到各个栅极层502的栅极接触孔SSCT。在该步骤中，可以使用本领域的任何合适的刻蚀工艺来执行，本文对此不作限定。

示例性地，虽然在附图中未示出，但可以在形成栅极接触孔SSCT之后，去除第一硬掩膜HM1和第一光刻胶层PH1。

示例性地，第一硬掩膜HM1例如为可灰化硬掩膜(Ashable Hard Mask，AHM)；具体可以为无定形碳膜。硬掩膜的厚度过大，会导致套刻对准难度增加。然而在本申请中，第一应力补偿层700的主要成分是氮化硅，而步骤②待刻蚀的区域为绝缘材料层600，其主要成分是氧化硅，故而可以使用第一应力补偿层700充当一部分硬掩膜进行栅极接触孔SSCT刻蚀，从而可以减小第一硬掩膜HM1的厚度。

在本申请的另一实施方式中，可以在适当增加第一应力补偿层700的厚度以保证栅极接触孔SSCT刻蚀的情况下，省略第一硬掩膜HM1。在这种情况下，可以考虑栅极接触孔SSCT的刻蚀深度，合适地控制第一应力补偿层700的厚度，以在保证栅极接触孔SSCT刻蚀要求的情况下，还能够满足平衡晶圆翘曲度的需求，同时也不会影响最终半导体器件成品的应力分布平衡。

在形成沟道接触孔C1CH的步骤S132中，可以包括：步骤③，将用于形成沟道接触孔C1CH的掩模图案转移到用于沟道接触孔C1CH的硬掩膜上；以及步骤④，将掩模图案转移到半导体器件结构上。

在本申请的实施方式中，与栅极接触孔SSCT不同，由于沟道接触孔C1CH的刻蚀深度往往很小，因而可以直接利用第一应力补偿层700作为用于沟道接触孔C1CH的硬掩膜，而无需另外布设一层硬掩膜。由此，不仅可以简化工艺，也可以降低工艺成本。

具体地，如图2f中所示，首先，可以在第一应力补偿层700上形成第二光刻胶层PH2；随后，可以通过光刻工艺将第一应力补偿层700图案化，使其可以在核心区GB中在与待形成沟道接触孔C1CH的位置对应的位置处开口；其次，以第一应力补偿层700为硬掩膜，利用刻蚀工艺，形成穿过绝缘材料层600并延伸到沟道结构400的沟道插塞405的沟道接触孔C1CH。在该步骤中，可以使用本领域的任何合适的刻蚀工艺来执行，本文对此不作限定。

示例性地，虽然在附图中未示出，但可以在形成沟道接触孔C1CH之后，去除第二光刻胶层PH2。

参照图2g，在利用导电材料填充栅极接触孔SSCT和沟道接触孔C1CH的步骤S133中，可以通过沉积工艺等向栅极接触孔SSCT和沟道接触孔C1CH沉积诸如钨的导电材料以形成多个连接柱CT。由此，多个连接柱CT可以与沟道结构400的沟道插塞405电连接、或栅极层502的在台阶区SS中的一部分电连接。

应理解，以上仅为示例，本文中可以使用任何合适的工艺来填充栅极接触孔SSCT和沟道接触孔C1CH。

另外，步骤S130还可以包括：在填充完导电材料之后，利用化学机械抛光(CMP)工艺对半导体器件的顶表面进行研磨，以去除多余的导电材料。

在示例性实施方式中，在填充导电材料的步骤S131中，由于诸如钨的导电材料具有拉伸张力，故而会增加半导体器件的整体的拉伸应力。在其影响下，晶圆翘曲度从前述步骤S120中的-100μm变化成绝对值小于10μm，例如近似为0。

根据本申请的实施方式，如图2h所示，方法1000还可以包括：在第一应力补偿层700的一侧上键合外围电路晶圆800。具体地，外围电路晶圆800包括CMOS电路层810和晶圆衬底820。外围电路晶圆800可以通过各种合适的键合工艺与经步骤S130制成的半导体器件进行键合，本文对此不作具体限制。

另外，如图2i所示，方法1000还可以包括：以源极牺牲层300、以及沟道结构400的阻挡层401(参见图2a)为停止层，通过CMP工艺去除第二应力补偿层710、晶圆100、半导体衬底200等以暴露沟道结构400的底部结构400B，以便其与外部电路互连。

图3a至图3i示出了根据比较性示例的制造三维存储器的方法的剖视图。在比较性示例中，仅通过在晶圆背面形成应力补偿层来改善晶圆翘曲问题。

下表1给出了在比较性示例方法和本申请方法的各个工艺阶段的晶圆翘曲度值。其中，x-bow表示在x轴方向上的晶圆翘曲度值，y-bow表示在y轴方向上的晶圆翘曲度值。GLloop表示GL制程结束后的阶段，其对应于图2a和图3a。BS SiN DEP1表示在晶圆背面沉积第二应力补偿层后的阶段，其对应于图2b和图3b。FS SiN DEP表示在晶圆正面(即绝缘材料层上)沉积第一应力补偿层后的阶段，其对应于图2c。CT W DEP表示通过填充金属钨形成连接柱后的阶段，其对应于图2g和图3f。BS SiN DEP2表示在第二应力补偿层上沉积第三应力补偿层后的阶段，其对应于图3g。Bonding表示与外围电路晶圆键合后的阶段其对应于图2h和图3h。Si CMP表示暴露沟道结构的底部400B的阶段，其对应于图2i和图3i。

表1

以下将结合图3a至图3i对比较性示例方法进行简要说明，同时结合表1对比较性示例方法和本申请方法的各个工艺阶段的晶圆翘曲度值进行对比。为了清楚，将省略与先前参照图2a至图2i描述的方法相同或类似的重复描述，并且相同的附图标记表示相同的部件。

首先，参照图3a，可以如参照图2a描述的方法那样，在晶圆100的第一表面101上形成栅极堆叠结构500以及绝缘材料层600。此时，晶圆100的翘曲度值可以是约300μm。

其次，参照图3b，在晶圆100的第二表面102上形成第二应力补偿层710。类似于图2b，第二应力补偿层710可以由具有高拉伸应力的氮化硅形成，其厚度可以是约由于第二应力补偿层710，晶圆100的翘曲度值可以从300μm降低至100μm。

随后，参照图3c至图3d，刻蚀栅极接触孔SSCT。在该过程中，直接在绝缘材料层600上形成用于栅极接触孔SSCT刻蚀的第一硬掩膜HM1和第一光刻胶层PH1；然后可以通过光刻工艺将第一硬掩膜HM1图案化；随后将第一硬掩膜HM1的图案转移至绝缘材料层600，从而形成栅极接触孔SSCT。

在比较性实施方式中，第一硬掩膜HM1的厚度可以是约然而，在本申请的实施方式中，如上所述，由于第一应力补偿层700也可以充当用于栅极接触孔SSCT刻蚀的一部分硬掩膜，故而第一硬掩膜HM1的厚度可以减薄，例如可以是小于约甚至，在合适的情况下也可以去除第一硬掩膜HM1，由此可以有效降低工艺成本。

然后，参照图3e，刻蚀沟道接触孔C1CH。在该过程中，重新在绝缘材料层600上形成用于沟道接触孔C1CH刻蚀的第二硬掩膜HM2和第二光刻胶层PH2；然后可以将第二硬掩膜HM2图案化；随后将第二硬掩膜HM2的图案转移至绝缘材料层600，从而形成沟道接触孔C1CH。

在比较性实施方式中，第二硬掩膜HM2的厚度可以是约然而，在本申请的实施方式中，如上所述，第一应力补偿层700也可以充当沟道接触孔C1CH刻蚀的硬掩膜，而无需像比较性实施方式中那样另外沉积一层新的硬掩膜，故而可以降低工艺成本，简化工艺步骤。

紧接着，参照图3f，可以如参照图2g描述的方法那样，可以在栅极接触孔SSCT和沟道接触孔C1CH填充诸如金属钨的导电材料，以形成多个连接柱CT。此时，由于金属材料的填充，半导体结构的内应力变化剧烈，使得晶圆100的翘曲度值从100μm增加至200μm。

为了将平衡晶圆的翘曲以满足与外围电路晶圆的键合需求，在比较性实施方式中，可以通过继续在晶圆背面沉积氮化硅的方法来降低晶圆的翘曲度值。

例如，如图3g中所示，可以在第二应力补偿层710下方形成第三应力补偿层720，使得晶圆100的翘曲度值从200μm降低至近似0μm。在比较性示例中，第三应力补偿层720可以是具有高拉伸应力的氮化硅薄膜，并且其厚度可以是约根据比较性示例，第三应力补偿层720可以通过与第二应力补偿层710类似的方式形成，此处不作赘述。

根据比较性实施方式，晶圆下方的氮化硅沉积厚度(第二应力补偿层710和第三应力补偿层720的厚度之和)在此时已高达然而，晶圆底部薄膜过厚，可能会存在容易剥离或脱落的风险，干扰后续工艺的执行。然而，根据本申请的实施方式，不同于比较性实施方式，通过在晶圆正面形成氮化硅来补偿半导体器件的内部应力，可以减薄晶圆背面的薄膜厚度，甚至可以将其省略，由此使得晶圆背面的薄膜厚度可以例如在0至的范围内。

在比较性实施方式中，随后，如图3h至3i所示，可以将外围电路晶圆800与多个连接柱CT所在表面键合在一起；以及去除第三应力补偿层720、第二应力补偿层710、晶圆100、半导体衬底200来暴露沟道结构400，以便其与外部电路互连。

由于第三应力补偿层720、第二应力补偿层710、晶圆100、半导体衬底200等被去除，当前的半导体器件的应力也因上述结构变化而变化。具体地，当前的半导体器件表现为拉伸应力，并且致使外围电路晶圆800的晶圆衬底820的翘曲度增大。

在比较性实施方式中，此时，晶圆衬底820的翘曲度增大至大于或等于300μm。然而，根据本申请的实施方式，由于具有压缩应力的第一应力补偿层700的存在，外围电路晶圆800的晶圆衬底820的翘曲度的变化并不明显，例如可以是小于或等于100μm。故而，本申请通过具有高压缩应力的第一应力补偿层700来优化半导体器件的内应力分布，可以有效抑制Si CMP阶段后的翘曲度回弹。

本申请的实施方式提供的制造三维存储器的方法，通过在晶圆的正面(例如，绝缘材料层上)形成具有高压缩应力的应力补偿层，可以通过控制其压缩应力大小，预留出与在后续工艺中可能增大的拉伸应力平衡的裕度，从而无需在晶背上多次反复形成应力补偿层，可以有效防止晶背上的应力补偿层厚度过大，减小被剥离或脱落的风险。

另外，通过在晶圆的正面(例如，绝缘材料层上)形成具有高压缩应力的应力补偿层，可以改善晶圆上的半导体器件的内应力，即使在Si CMP工艺中将晶圆/半导体衬底去除时，也可以保证晶圆翘曲度处于可继续加工的范围内。

此外，形成在晶圆的正面(例如，绝缘材料层上)的应力补偿层，可以充当栅极接触孔刻蚀的至少部分硬掩膜，从而可以减薄硬掩膜厚度、甚至省略该硬掩膜。同样地，该应力补偿层也可以充当沟道接触孔刻蚀的硬掩膜，至少可以省略一次硬掩膜沉积工艺，降低工艺成本，简化工艺步骤。

根据本申请的实施方式还提供了一种三维存储器，其可以包括：栅极堆叠结构，包括交替堆叠的栅极层和层间绝缘层并且被划分成核心区和台阶区；沟道结构，在核心区中贯穿栅极堆叠结构；第一应力补偿层，设置在栅极堆叠结构上，并且具有多个开口；以及多个连接柱，经由多个开口电连接至栅极层中的每个的在台阶区中的部分或沟道结构，其中，第一应力补偿层包括具有高压缩应力的材料。

在实施方式中，三维存储器还可以包括外围电路，并且外围电路可以键合在第一应力补偿层上。

在实施方式中，第一应力补偿层可以包括氮化硅。

在实施方式中，第一应力补偿层的厚度可以在至的范围内。

以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。