抗软错误的sram
阅读说明：本技术 抗软错误的sram (Soft error resistant SRAM ) 是由 刘中阳 肖军 于 2021-09-29 设计创作，主要内容包括：本发明公开了一种抗软错误的SRAM的SRAM存储单元具有双重互锁结构,包括：共源连接的第一和第二NMOS管并由第一和第二NMOS管提供互锁的第一和第二存储节点,共源连接的第一和第二PMOS管并由第一和第二PMOS管提供互锁的第三和第四存储节点,共漏连接的第五MOS晶体管的栅极和源极连接在同相的第一和第三存储节点之间,共漏连接的第六MOS晶体管的栅极和源极连接在同相的第二和第四存储节点之间；共源连接的第七MOS晶体管的栅极和漏极连接在反相的第一和第四存储节点之间；共源连接的第八MOS晶体管的栅极和漏极连接在反相的第二和第三存储节点之间,第五至第八MOS晶体管都为NMOS管。本发明能容忍一个节点电位发生翻转,且能降低工作电压。(The invention discloses a soft error resistant SRAM memory cell with a double interlocking structure, comprising: the first NMOS tube and the second NMOS tube are connected in a common source and provide a first storage node and a second storage node which are interlocked, the first PMOS tube and the second PMOS tube are connected in a common source and provide a third storage node and a fourth storage node which are interlocked, the grid electrode and the source electrode of the fifth MOS transistor which is connected in a common drain mode are connected between the first storage node and the third storage node which are in the same phase, and the grid electrode and the source electrode of the sixth MOS transistor which is connected in a common drain mode are connected between the second storage node and the fourth storage node which are in the same phase; the gate and drain of the common-source connected seventh MOS transistor are connected between the inverted first and fourth storage nodes; and the grid electrode and the drain electrode of the eighth MOS transistor connected with the common source are connected between the inverted second storage node and the inverted third storage node, and the fifth MOS transistor, the eighth MOS transistor and the eighth MOS transistor are all NMOS transistors. The invention can tolerate the potential of one node to turn over and can reduce the working voltage.)
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种抗软错误的SRAM。
背景技术
集成电路技术节点的逐渐减小给芯片的可靠性带来了很多挑战，其中一个挑战就是单粒子效应带来的软错误。
软错误可能会发生在不同的电子设备中，例如汽车电子、医疗设备等。
近些年，由于工艺节点不断先进，器件靠的越来越近，器件尺寸也越来越小，这使得电荷收集和电荷分享导致的单粒子翻转成为软错误的一个重要来源。
传统的SRAM存储单元通常采用输入输出互相连接的两个CMOS组成，在发生节点翻转时，不具有容软错误的功能。
如图1所示，是现有一种抗软错误的SRAM的SRAM存储单元的电路图，这是一种quatro电路，互锁单元结构包括了四个PMOS管和四个NMOS管；PMOS管P1和NMOS管N1并不直接连接成CMOS；同样，PMOS管P2和NMOS管N2也不直接连接成CMOS。PMOS管P1的栅极连接节点QN，而NMOS管N1的栅极则连接节点A；其中节点QN通过PMOS管P2实现和节点Q反相，节点A则通过PMOS管P3和节点Q反相，所以，最后节点A和节点QN的信号是同相信号，所以，PMOS管P1和NMOS管N1的连接结构最后依然类似于CMOS。同样，PMOS管P2和NMOS管N2的连接结构最后也类似于CMOS，使得PMOS管P1和NMOS管N1的连接结构和PMOS管P2和NMOS管N2的连接结构构成以节点Q和节点QN为存储节点的一重互锁结构。
同样，PMOS管P3和NMOS管N3的连接结构最后依然类似于CMOS，PMOS管P4和NMOS管N4的连接结构最后依然类似于CMOS，使得PMOS管P3和NMOS管N3的连接结构和PMOS管P4和NMOS管N4的连接结构构成以节点A和节点B为存储节点的另一重互锁结构，最后实现双重的互锁单元结构，从而能实现抗软错误。
图1中采用了2个传输管，分别为NMOS管N5和NMOS管N6。NMOS管N5和N6的栅极连接字线WL，源极分别连接位线BL和BLB，漏极分别连接节点Q和QN。
发明内容
本发明所要解决的技术问题是提供一种抗软错误的SRAM，能容忍一个节点电位发生翻转，还能降低工作电压以及还能增加读写速度。
为解决上述技术问题，本发明提供的抗软错误的SRAM的SRAM存储单元具有双重互锁结构，包括：
共源连接的第一NMOS管和第二NMOS管，所述第一NMOS管的漏极为第一存储节点，所述第二NMOS管的漏极为第二存储节点，所述第一NMOS管的源极和所述第二NMOS管的源极都接地，所述第一NMOS管的栅极连接所述第二存储节点，所述第二NMOS管的栅极连接所述第一存储节点，所述第一存储节点和所述第二存储节点互为反相。
共源连接的第一PMOS管和第二PMOS管，所述第一PMOS管的漏极为第三存储节点，所述第二PMOS管的漏极为第四存储节点，所述第一PMOS管的源极和所述第二PMOS管的源极都接地，所述第一PMOS管的栅极连接所述第四存储节点，所述第二PMOS管的栅极连接所述第三存储节点，所述第三存储节点和所述第四存储节点互为反相。
共漏连接的第五MOS晶体管的栅极和源极连接在同相的所述第一存储节点和所述第三存储节点之间，使所述第一存储节点和所述第三存储节点形成源极跟随关系。
共漏连接的第六MOS晶体管的栅极和源极连接在同相的所述第二存储节点和所述第四存储节点之间，使所述第二存储节点和所述第四存储节点形成源极跟随关系。
共源连接的第七MOS晶体管的栅极和漏极连接在反相的所述第一存储节点和所述第四存储节点之间。
共源连接的第八MOS晶体管的栅极和漏极连接在反相的所述第二存储节点和所述第三存储节点之间。
所述第五MOS晶体管、所述第六MOS晶体管、所述第七MOS晶体管和所述第八MOS晶体管都为NMOS管。
进一步的改进是，所述SRAM存储单元还包括第一传输管、第二传输管、第三传输管和第四传输管。
所述第一存储节点连接到所述第一传输管的输入端。
所述第二存储节点连接到所述第二传输管的输入端。
所述第三存储节点连接到所述第三传输管的输入端。
所述第四存储节点连接到所述第四传输管的输入端。
进一步的改进是，所述第一传输管、所述第二传输管、所述第三传输管和所述第四传输管的导电类型都相同。
进一步的改进是，所述第一传输管、所述第二传输管、所述第三传输管和所述第四传输管的栅极都连接字线。
进一步的改进是，所述第一传输管和所述第三传输管的输出端都连接到第一位线；
所述第二传输管和所述第四传输管的输出端都连接到第二位线，所述第一位线和所述第二位线互为反向；
所述第一传输管、所述第二传输管、所述第三传输管和所述第四传输管的漏极作为输入端以及源极作为输出端。
进一步的改进是，所述第一传输管、所述第二传输管、所述第三传输管和所述第四传输管都为PMOS管。
进一步的改进是，所述SRAM存储单元包括写状态、保持状态和读状态；
所述写状态时，互为反相的一对写入信号预先加在所述第一位线和所述第二位线上，所述字线加低电平使所述第一传输管、所述第二传输管、所述第三传输管和所述第四传输管导通。
进一步的改进是，所述SRAM存储单元在保持状态时，所述字线加高电平使所述第一传输管、所述第二传输管、所述第三传输管和所述第四传输管关断。
进一步的改进是，所述SRAM存储单元在读状态时，所述第一位线和所述第二位线预先加高电位，所述字线加高电平使所述第一传输管、所述第二传输管、所述第三传输管和所述第四传输管导通。
本发明通过在共源连接的第一NMOS管和第二NMOS管和共源连接的第一PMOS管和第二PMOS管的基础上，增加了作为源极跟随器的共漏连接的第五和第六MOS晶体管以及共源连接的第七和第八MOS晶体管，第七和第八MOS晶体管能和第一PMOS管和第二PMOS管的组合形成互锁结构，而第五和第六MOS晶体管能使第一NMOS管和第二NMOS管的组合以及第一PMOS管和第二PMOS管的组合结构之间形成互锁结构，这样就能实现双重互锁，使得SRAM能容忍一个节点电位发生翻转，能抗软错误。
本发明能采用四个传输管连接四个存储节点，相对于现有技术中的两个传输管的电路结构，本发明的传输管的数量得到增加，读写速度也会增加。
由于第五至第八MOS晶体管都为NMOS管，这样第五MOS晶体管会和第一NMOS管形成串联结构以及第六MOS晶体管会和第二NMOS管形成串联结构，这种N管串联结构能使SRAM存储单元的最低工作电压达到0.68V，所以能降低工作电压。
附图说明
下面结合附图和
具体实施方式
对本发明作进一步详细的说明：
图1是现有一种抗软错误的SRAM的SRAM存储单元的电路图；
图2是本发明第一实施例抗软错误的SRAM的SRAM存储单元的电路图；
图3A是本发明第一实施例抗软错误的SRAM的SRAM存储单元在正常工作电压时的仿真波形；
图3B是本发明第一实施例抗软错误的SRAM的SRAM存储单元在低工作电压时的仿真波形；
图4是本发明第一实施例抗软错误的SRAM的SRAM存储单元的软错误仿真波形。
具体实施方式
如图2所示，是本发明第一实施例抗软错误的SRAM的SRAM存储单元的电路图；本发明第一实施例抗软错误的SRAM的SRAM存储单元具有双重互锁结构，包括：
共源连接的第一NMOS管N101和第二NMOS管N102，所述第一NMOS管N101的漏极为第一存储节点Q101，所述第二NMOS管N102的漏极为第二存储节点Q102，所述第一NMOS管N101的源极和所述第二NMOS管N102的源极都接地，所述第一NMOS管N101的栅极连接所述第二存储节点Q102，所述第二NMOS管N102的栅极连接所述第一存储节点Q101，所述第一存储节点Q101和所述第二存储节点Q102互为反相。
共源连接的第一PMOS管P101和第二PMOS管P102，所述第一PMOS管P101的漏极为第三存储节点Q103，所述第二PMOS管P102的漏极为第四存储节点Q104，所述第一PMOS管P101的源极和所述第二PMOS管P102的源极都接地，所述第一PMOS管P101的栅极连接所述第四存储节点Q104，所述第二PMOS管P102的栅极连接所述第三存储节点Q103，所述第三存储节点Q103和所述第四存储节点Q104互为反相。
共漏连接的第五MOS晶体管M101的栅极和源极连接在同相的所述第一存储节点Q101和所述第三存储节点Q103之间，使所述第一存储节点Q101和所述第三存储节点Q103形成源极跟随关系。
共漏连接的第六MOS晶体管M102的栅极和源极连接在同相的所述第二存储节点Q102和所述第四存储节点Q104之间，使所述第二存储节点Q102和所述第四存储节点Q104形成源极跟随关系。
共源连接的第七MOS晶体管M103的栅极和漏极连接在反相的所述第一存储节点Q101和所述第四存储节点Q104之间。
共源连接的第八MOS晶体管M104的栅极和漏极连接在反相的所述第二存储节点Q102和所述第三存储节点Q103之间。
本发明第一实施例中，所述第五MOS晶体管M101、所述第六MOS晶体管M102、所述第七MOS晶体管M103和所述第八MOS晶体管M104的导电类型相同且都为NMOS管。
所述SRAM存储单元还包括第一传输管T101、第二传输管T102、第三传输管T103和第四传输管T104。
所述第一存储节点Q101连接到所述第一传输管T101的输入端。
所述第二存储节点Q102连接到所述第二传输管T102的输入端。
所述第三存储节点Q103连接到所述第三传输管T103的输入端。
所述第四存储节点Q104连接到所述第四传输管T104的输入端。
所述第一传输管T101、所述第二传输管T102、所述第三传输管T103和所述第四传输管T104的导电类型都相同且都和所述第五MOS晶体管M101的导电类型相反，即所述第一传输管T101、所述第二传输管T102、所述第三传输管T103和所述第四传输管T104都为PMOS管。
所述第一传输管T101、所述第二传输管T102、所述第三传输管T103和所述第四传输管T104的栅极都连接字线WL。
所述第一传输管T101和所述第三传输管T103的输出端都连接到第一位线BL。
所述第二传输管T102和所述第四传输管T104的输出端都连接到第二位线BLB，所述第一位线BL和所述第二位线BLB互为反向；
所述第一传输管T101、所述第二传输管T102、所述第三传输管T103和所述第四传输管T104的漏极作为输入端以及源极作为输出端。
所述SRAM存储单元包括写状态、保持状态和读状态。
所述写状态时，互为反相的一对写入信号预先加在所述第一位线BL和所述第二位线BLB上，所述字线WL加低电平使所述第一传输管T101、所述第二传输管T102、所述第三传输管T103和所述第四传输管T104导通。
所述SRAM存储单元在保持状态时，所述字线WL加高电平使所述第一传输管T101、所述第二传输管T102、所述第三传输管T103和所述第四传输管T104关断。
所述SRAM存储单元在读状态时，所述第一位线BL和所述第二位线BLB预先加高电位，所述字线WL加低电平使所述第一传输管T101、所述第二传输管T102、所述第三传输管T103和所述第四传输管T104导通。
本发明第一实施例的SRAM存储单元的存储状态描述：
SRAM存储单元的存储状态包括两个，分别对应于存储数据“0”和存储数据“1”。
当单元存储数据为“1”时，WL为“1”，4个作为传输管的PMOS关闭，此时内部节点的电位分别为Q101＝1，Q103＝1，Q104＝0，Q102＝0。
当单元存储数据“0”时，WL为“1”，4个作为传输管的PMOS关闭，此时内部节点的电位分别为Q101＝0，Q103＝0，Q104＝1，Q102＝1。
本发明第一实施例的翻转描述：
节点Q101,Q102,Q103,Q104构成双重互锁结构，从而提高了SRAM存储单元的抗软错误能力。当任意一个存储节点受到干扰时，另外一对存储节点对应的锁存结构能使受到干扰的存储节点的干扰消除，如节点Q103和节点Q104组成一对互锁存储节点，节点Q101和节点Q102构成一对互锁存储节点；
如果节点Q103和节点Q104中的一个受到干扰时，节点Q101和节点Q102保持稳定并能使得干扰消除；如果节点Q101和节点Q102中的一个受到干扰时，节点Q103和节点Q104保持稳定并能使得干扰消除；所以本发明第一实施例能够提高电路的抗软错误能力。
本发明第一实施例的SRAM存储单元的电路基本功能描述：
1.写入“1”：如图3A所示，是本发明第一实施例抗软错误的SRAM的SRAM存储单元在正常工作电压时的仿真波形；假设初始状态Q101,Q103,Q104,Q102四个节点的电位分别为：0,0,1,1。写“1”的过程首先需要位线BL上拉到1，位线BLB被下拉到0，然后字线W下拉到0使得传输管T101、T102、T103和T104都开启，节点Q101和Q103被上拉到1，节点Q104和Q102被下拉到0，上拉到1中的1表示逻辑高电平，下拉到0中的0表示逻辑低电平。
2.写入“0”：假设初始状态Q101,Q103,Q104,Q102四个节点的电位分别为：1,1,0,0。写“0”的过程首先需要位线BL下拉到0，位线BLB被上拉到1，然后字线W下拉到0使得传输管T101、T102、T103和T104都开启，节点Q101和Q103被下拉到0，节点Q104和Q102被上拉到1。
3.保持：当字线信号WL为高电平时，传输管T101、T102、T103和T104均处于关闭状态。存储单元内的存储节点Q101,Q103,Q104,Q102相互锁定，保持正确的数据。
4.读1：位线BL和BLB都被预先充电到1，然后字线WL下拉到0使得传输管T101、T102、T103和T104开启，由于节点Q101和Q103保存的是1，所以位线BL电位不变，节点Q102和Q104的0电位会导致位线BLB被下拉，当BL和BLB的电位差到达一定大小时，会被灵敏放大器读出放大，继而将数据1读出。
5.读0：位线BL和BLB都被预先充电到1，然后字线WL下拉到0使得传输管T101、T102、T103和T104开启，由于节点Q102和Q104保存的是1，所以位线BLB电位不变，节点Q101和Q103的0电位会导致位线BL被下拉，当BL和BLB的电位差到达一定大小时，会被灵敏放大器读出放大，继而将数据0读出。
本发明第一实施例的SRAM存储单元的电路的低压特性描述:
由图2所示可知，本发明第一实施例的SRAM存储单元采用了N管串联的结构即NMOS管N101和M101的串联结构以及NMOS管N102和M102的串联结构，因此在同样的条件下，本发明第一实施例的SRAM存储单元的最低工作电压可以达到0.68V，而现有如图1所示的Quatro存储单元的最低工作电压仅为0.74V。
如图3B所示，是本发明第一实施例抗软错误的SRAM的SRAM存储单元在低工作电压时的仿真波形；经过仿真可以得到，低工作电压的最低值能达到0.68V。
如图4所示，是本发明第一实施例抗软错误的SRAM的SRAM存储单元的软错误仿真波形；TF代表瞬态错误，波形描述如下：
在15ns时，对节点Q101施加瞬态错误(transient fault，简称：TF)脉冲；
在40ns时，对节点Q104施加TF脉冲；
在60ns时，对节点Q102施加TF脉冲；
在55ns时，对节点Q103施加TF脉冲；
可以证明当存储节点Q101,Q103,Q104,Q102中的某个节点发生瞬态错误翻转，电路能通过自身反馈使各存储节点回到原来正确的逻辑电平。
本发明第一实施例电路功能描述：
当字线信号WL为高电平时,传输管全部关闭，电路处于保持模式的情况下，能够容某一个节点电位发生翻转。
相较于图1所示的现有Quatro电路，本发明第一实施例的SRAM存储单元由于传输管的数量增加，读写速度都变得更快。
相较于图1所示的现有Quatro电路，本发明第一实施例的SRAM存储单元能再更低的电压下工作。
本发明第一实施例通过在共源连接的第一NMOS管N101和第二NMOS管N102和共源连接的第一PMOS管P101和第二PMOS管P102的基础上，增加了作为源极跟随器的共漏连接的第五MOS晶体管M101和第六MOS晶体管M102以及共源连接的第七MOS晶体管M103和第八MOS晶体管M104，第七MOS晶体管M103和第八MOS晶体管M104能和第一PMOS管P101和第二PMOS管P102的组合形成互锁结构，而第五MOS晶体管M101和第六MOS晶体管M102能使第一NMOS管N101和第二NMOS管N102的组合以及第一PMOS管P101和第二PMOS管P102的组合结构之间形成互锁结构，这样就能实现双重互锁，使得SRAM能容忍一个节点电位发生翻转，能抗软错误。
本发明第一实施例能采用四个传输管连接四个存储节点，相对于图1所示的现有技术中的两个传输管的电路结构，本发明第一实施例实施例的传输管的数量得到增加，读写速度也会增加。
本发明第一实施例的第五至第八MOS晶体管M104都为NMOS管，第五MOS晶体管M101会和第一NMOS管N101形成串联结构以及第六MOS晶体管M102会和第二NMOS管N102形成串联结构，这种N管串联结构能使SRAM存储单元的最低工作电压达到0.68V，所以能降低工作电压。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
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