一种多浮栅叠层型突触晶体管及其制备方法
阅读说明：本技术 一种多浮栅叠层型突触晶体管及其制备方法 (Multi-floating-gate laminated type synaptic transistor and preparation method thereof ) 是由 黎明 李海霞 李小康 黄如 于 2021-09-27 设计创作，主要内容包括：本发明公开了一种多浮栅叠层型突触晶体管,具有叠层的多晶硅俘获层-氧化物阻挡层,该多浮栅叠层结构采用多电平技术时能够保证每个电平之间的窗口大小,大容量的存储能够降低对电路的精确性的要求；多层俘获层的设计能够在器件尺寸减小、隧穿层减薄的情况下保证电荷的保持特性,且避免了单层俘获层电荷一处泄露则全部泄露的情况,减小漏电概率；通过调整叠层的厚度配比和层数可以实现存储窗口最大化。这些优良的器件特性使得其有潜力应用到未来大规模神经形态计算系统。(The invention discloses a multi-floating gate laminated synaptic transistor, which is provided with a laminated polysilicon trapping layer-oxide blocking layer, wherein the multi-floating gate laminated structure can ensure the size of a window between each level by adopting a multi-level technology, and the requirement on the accuracy of a circuit can be reduced by large-capacity storage; the design of the multi-layer trapping layer can ensure the charge retention characteristic under the conditions of reduced device size and thinned tunneling layer, and avoid the condition that all charges of the single-layer trapping layer leak at one position, thereby reducing the leakage probability; the maximization of the storage window can be realized by adjusting the thickness ratio and the number of the laminated layers. These superior device characteristics make it potentially applicable to future large-scale neuromorphic computing systems.)
技术领域
本发明属于面向神经网络硬件化应用的突触器件领域，具体涉及一种具备大容量存储功能的多浮栅叠层型突触晶体管及其制备方法。
背景技术
神经形态计算是以模拟高并行、高容错、低功耗的生物神经系统的新型计算模式，和传统冯诺依曼架构相比，是一种实现存算一体的新型计算架构，展现出更优异的性能。神经形态计算需要从器件、电路和系统架构等多方面逐一发展，其中的底层突触和神经元器件以及突触网络是搭建复杂的神经形态计算系统的基础。
目前的人工突触器件有阻变存储器(Resistive Random Access Memory,RRAM)和相变存储器(Phase Change Random Access Memory,PCRAM)为代表的两端突触器件，以及离子栅控突触晶体管(Ionic Gated Field-effect Transistor,IGFET)和电荷俘获型突触晶体管(Charge Trapped Field-effect Transistor,CTFET)为代表的三端突触器件。前者结构简单且可集成，但存在涨落大、可靠性差等问题，后者中的离子栅控突触晶体管存在与CMOS电路集成困难等问题，电荷俘获型突触晶体管存在功能不全、操作电压高等问题。另外，基于传统超大规模集成电路(Very Large Scale Integration,VLSI)技术的闪存(Flash)器件也可以用于模拟生物突触，但是大多数只能实现二值的存储，或者采用多电平存储单元技术(Multi-Level Cell,MLC)时随着尺寸减小不可避免地面临不同电平之间阈值窗口过小给电路读取造成的精确性困扰，同时对电荷注入量的控制和电荷泄露数目的控制都产生更苛刻的要求，不利于高精度神经网络的实现。
因此，大容量、可集成的突触器件亟待开发和研究。
发明内容
针对以上问题，本发明的目的是提供一种可靠性高、多值存储的多浮栅突触器件及其制备方法。
传统的浮栅器件通过控制编程脉冲的时间和电压来控制向浮栅内注入的电荷量，进而实现多值存储。但原本的一个两个电平的存储窗口被均分成几份，不同电平之间的阈值电压窗口过小导致对电路的精确性提出更高要求。除此之外，传统的浮栅器件面临着可靠性问题。一方面随着尺寸减小隧穿氧化层厚度减薄，存储在浮栅中的电荷发生直接隧穿丢失的概率升高，器件保持特性下降。另一方面，在多次编程和擦除后隧穿氧化层产生缺陷，漏电增加。
本发明提供了一种叠层“多晶硅-氧化物”的多浮栅型突触器件。多个浮栅叠层保证每个电平之间的窗口大小，大容量的存储能够降低对电路的精确性的要求。多层俘获层的设计能够在器件尺寸减小隧穿层减薄的情况下保证电荷的保持特性，且避免了单层俘获层电荷全部泄露的情况，减小漏电。通过调整叠层的厚度配比和层数可以实现存储窗口最大化和可靠性最大化。
本发明提供的一种用于高性能多值存储的多浮栅叠层型突触晶体管，包括半导体衬底、纳米线沟道区、源区、漏区、层间介质、栅极、隔离层以及金属引出层，其中，所述半导体衬底为SOI衬底，源区、漏区以及连接二者的纳米线沟道区形成于SOI衬底上，纳米线沟道区之上为层间介质和栅极，隔离层覆盖突触晶体管器件的表面；金属引出层通过通孔分别形成连接至源区、漏区和栅极的金属引出线；其特征在于，所述层间介质包括依次层叠在纳米线沟道区之上的隧穿氧化层、叠层的多晶硅俘获层-阻挡层组合和顶层阻挡层。
上述用于高性能多值存储的多浮栅叠层型突触晶体管中，所述隧穿氧化层的材料优选为氧化硅(SiO2)等，厚度优选为1～2nm。
上述用于高性能多值存储的多浮栅叠层型突触晶体管中，电荷俘获层为多个多晶硅俘获层，单层最大厚度为3～4nm；每两个多晶硅俘获层之间为厚度1～5nm的氧化物阻挡层，阻挡层的材料优选为氧化铝(Al2O3)、氧化硅(SiO2)等。
上述用于高性能多值存储的多浮栅叠层型突触晶体管中，所述顶层阻挡层的材料优选为氧化铝(Al2O3)、氧化硅(SiO2)等，厚度优选为8～10nm。
上述用于高性能多值存储的多浮栅叠层型突触晶体管中，所述栅极的材料优选为氮化钛(TiN)、氮化钽(TaN)等，厚度优选为50～100nm。
本发明还提供了上述具有叠层俘获层的多浮栅型突触晶体管的一种制备方法，包括以下步骤：
1)在SOI衬底上利用光刻技术图形化并刻蚀形成硅纳米线沟道区以及分别连接其两端的源区和漏区，得到哑铃型硅结构，并对源区和漏区进行掺杂、退火；
2)在哑铃型硅结构表面通过氧化方式形成隧穿氧化层；
3)在隧穿氧化层上依次淀积叠层的多晶硅俘获层-阻挡层和顶层阻挡层；
4)在顶层阻挡层上淀积金属栅材料，通过光刻定义和刻蚀形成栅极；
5)淀积隔离层并对表面进行平坦化，然后制作源漏栅的金属引出。
上述步骤1)具体包括：
1a)在SOI衬底上旋涂无机负性光刻胶，如含氢硅酸盐类的HSQ(HydrogenSilsesquioxane)电子束胶，然后通过电子束光刻技术图形化无机负性光刻胶作为纳米线硬掩模；
1b)旋涂有机正性光刻胶，通过光刻技术图形化有机正性光刻胶作为源漏掩膜；
1c)以纳米线硬掩模(无机胶)和源漏掩膜(有机胶)为混合掩膜，各向异性刻蚀硅形成哑铃型结构；
1d)去掉源漏掩膜，保留纳米线硬掩膜，通过离子注入技术对源漏进行重掺杂，然后湿法腐蚀去除纳米线硬掩膜，退火激活源漏杂质。
其中，退火方式可以采用快速热退火(Rapid Thermal Annealing，RTA)、激光退火(Laser Annealing)、闪耀退火(Flash Annealing)和尖峰退火(Spike Annealing)中的一种。
上述步骤2)中氧化方式可以为干氧氧化或者氢氧合成氧化。
上述步骤3)中多晶硅俘获层的淀积方式可以选择低压化学气相沉积(LowPressure Chemical Vapor Deposition,LPCVD)等；阻挡层的淀积方式可以选择原子层沉积(Atomic Layer Deposition,ALD)等。
上述步骤4)中金属栅材料的淀积方式可以采用磁控溅射(MagnetronSputtering)和金属蒸发淀积(Metal Evaporation)等物理气相沉积(Physical VaporDeposition,PVD)的方式。
上述步骤5)优选淀积氧化硅作为隔离层，淀积方式可以采用低压化学气相沉积(LPCVD)和等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition,PECVD)等方法。平坦化方式优选为化学机械抛光(Chemical Mechanical Polishing,CMP)。
上述步骤6)在制作源漏栅的金属引出时，先利用光刻技术定义并刻蚀形成源漏和栅的通孔，再淀积金属进行填充，进行表面平坦化后通过光刻技术定义金属引出线，刻蚀金属层至隔离层，形成金属引出。
进一步地，上述制备方法中采用的光刻技术为诸如193nm紫外光刻技术等能定义纳米尺度的光刻技术；采用的刻蚀技术可以是反应离子刻蚀(Reactive Ion Etching,RIE)和电感耦合等离子体刻蚀(Inductively Coupled Plasma Etching,ICPE)等方法。
本发明的优点和积极效果如下：
1)本发明提出的多浮栅叠层型突触晶体管包括多个浮栅叠层，采用多电平技术时能够保证每个电平之间的窗口大小，大容量的存储能够降低对电路的精确性的要求；
2)多层俘获层的设计能够在器件尺寸减小隧穿层减薄的情况下保证电荷的保持特性；
3)多层俘获层的设计避免了单层俘获层电荷一处泄露则全部泄露的情况，减小了漏电概率；
4)通过调整叠层的厚度配比和层数可以实现存储窗口最大化。
附图说明
图1-图8为本发明用于高性能多值存储的多浮栅叠层型突触晶体管的各关键工艺步骤的示意图。各图中，(a)为器件的俯视图，(b)为(a)沿A-A’方向的器件剖面图，(c)为(a)沿B-B’方向的器件剖面图。其中：
图1为旋涂HSQ胶后的SOI衬底；
图2为通过电子束曝光技术定义纳米线掩膜；
图3为利用光学光刻技术，定义源漏掩膜，与纳米线掩膜作为混合掩膜刻蚀形成哑铃结构的源漏和纳米线沟道结构；
图4为热氧化生成隧穿氧化层、依次淀积叠层的多晶硅俘获层和氧化铝阻挡层、顶层的氧化铝阻挡层、氮化钛栅电极层；
图5为利用光刻技术定义栅电极，刻蚀形成栅电极至顶层氧化铝阻挡层；
图6为淀积氧化硅隔离层；
图7为通孔刻蚀至源漏硅界面和栅电极表面；
图8为淀积金属层，平坦化，图形化形成金属引出线。
图9为图1～图8中所用材料的图例。
具体实施方式
下面结合附图，通过具体实例来对本发明进行详细说明。
如图1至图8所示，根据下述步骤制备叠层多晶硅俘获层的多浮栅型突触晶体管：
1)对SOI基片的硅膜进行减薄，具体的操作方式为干氧氧化或者氢氧合成氧化表面硅膜成氧化硅膜，而后用氢氟酸溶液将表面氧化硅膜漂洗掉，进而旋涂HSQ胶，如图1所示；
2)利用电子束光刻技术定义纳米线掩膜，纳米线掩膜的宽度即为后续形成硅纳米线沟道的线宽，如图2所示；
3)利用光刻技术定义源漏掩膜，与纳米线上方的硬掩模共同形成哑铃型结构的混合曝光掩膜，然后干法刻蚀形成哑铃型结构，如图3所示；去掉源漏上方的有机掩膜，保留硅纳米线上方的无机硬掩膜，通过离子注入技术对源漏进行重掺杂，然后湿法腐蚀去除无机硬掩膜，快速热退火激活源漏杂质；
4)在硅纳米线沟道表面通过热氧氧化生成2nm厚的隧穿层氧化硅膜，再反复利用低压化学气相沉积(Low Pressure Chemical Vapor Deposition,LPCVD)技术淀积3nm厚的多晶硅和原子层淀积(Atomic Layer Deposition,ALD)技术淀积3nm厚的氧化铝阻挡层，形成多层“多晶硅俘获层-氧化铝阻挡层”的层间介质；然后利用原子层淀积(Atomic LayerDeposition,ALD)技术淀积8nm厚的顶层氧化铝阻挡层，最后利用磁控溅射(MagnetronSputtering)技术淀积100nm厚的氮化钛金属层，如图4所示；
5)利用光刻技术定义栅电极，以光刻胶为掩膜，采用电感耦合等离子体刻蚀(Inductively Coupled Plasma Etching，ICPE)刻蚀氮化钛膜至顶层氧化铝层，对氧化铝层进行适当的过刻蚀防止金属短路，如图5所示；
6)采用低压化学气相沉积淀积200nm厚的氧化硅隔离层，并用化学机械抛光(Chemical Mechanical Polishing,CMP)进行表面平坦化，如图6所示；
7)利用光刻技术定义源漏栅上方的通孔，以光刻胶为掩膜，采用干法刻蚀技术刻蚀掉源漏通孔里的氧化硅隔离层和层间介质，以及栅通孔里的氧化硅隔离层，如图7所示；
8)采用磁控溅射依次淀积金属钛(粘附层)和金属铝填充通孔并形成金属膜，采用化学机械抛光(Chemical Mechanical Polishing,CMP)进行表面平坦化，利用光刻技术定义金属引出线，采用ICP刻蚀金属层至氧化硅隔离层，如图8所示。
本发明实施例并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
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