一种高速时钟电路的动态延时补偿电路
阅读说明：本技术 一种高速时钟电路的动态延时补偿电路 (Dynamic delay compensation circuit of high-speed clock circuit ) 是由 赵捷 赵野 于 2021-01-13 设计创作，主要内容包括：本发明属于数字时钟电路技术领域,公开了一种高速时钟电路的动态延时补偿电路,包括：锁相环、粗计数器、第一细采样电路、三个同步模块以及输出选择模块；锁相环电路分别向粗计数器和第一细采样电路输出整体时钟信号和相位信号；粗计数器分别向三个同步模块输出粗计数器值；第一细采样电路生成细编码值并将细编码值以及经过延时D-B和两次延时D-B分别得到三路细计数器值；三个同步模块分别与第一细采样电路相连对应接收三路细计数器值并分别与粗计数器值同步而后生成三路同步信号值；输出选择模块基于预设的选取规则选取一路同步信号值输出。本发明提供的补偿电路具有简单,高效,低成本的优点,能够弥补温度对于电路的影响,本质上解决延时对于电路的影响。(The invention belongs to the technical field of digital clock circuits, and discloses a dynamic delay compensation circuit of a high-speed clock circuit, which comprises: the device comprises a phase-locked loop, a coarse counter, a first fine sampling circuit, three synchronous modules and an output selection module; the phase-locked loop circuit outputs an integral clock signal and a phase signal to the coarse counter and the first fine sampling circuit respectively; the coarse counter outputs coarse counter values to the three synchronous modules respectively; the first fine sampling circuit generates a fine code value and delays the fine code value by a time delay D B And a double delay D B Respectively obtaining three fine counter values; the three synchronization modules are respectively connected with the first fine sampling circuit and correspondingly receive the three paths of fine counter values, and respectively synchronize with the coarse counter values to generate three paths of synchronization signal values; the output selection module selects a path of synchronous signal value to output based on a preset selection rule. The compensation circuit provided by the invention has the advantages of simplicity, high efficiency and low cost, can make up the influence of temperature on the circuit and essentially solves the influence of delay on the circuit.)
技术领域
本发明涉及数字时钟电路技术领域，特别涉及一种高速时钟电路的动态延时补偿电路。
背景技术
高速高精度的系统设计是肯定离不开可靠性高的校准系统的，然而目前绝大多数的校准方法所采用的算法复杂，成本高，普适性低，不适用于多通道的拓展。常见的高速高精度的系统由于PVT变化和亚稳态等非理想情况的存在，严重影响了时间数字转换器的精度与线性度。基于多相位内插实现细量化的粗细结合的TDC主要是通过对计数器和内插于一个时钟周期的一组多相位时钟同时采样来锁存输入时刻。但是由于上述的非理想因素，导致在粗细协调的过程中粗计数器的路径延时与细计数的延时不匹配。目前已有的大多数校准方案是对单一输入的信号进行多次延时来获得不同的激励信号，利用这些激励信号的不同来推测无延迟输入信号的真实时刻，在这个过程中需要多次对信号进行处理，带来的功耗成本急剧上升，由于高精度的时数转换器对于时钟抖动、PVT变化及其敏感，因此简单的算法可能无法适应电路需求，而复杂的算法带来的成本过高。且，都没有本质上解决延时对于电路的影响，而是通过或是电路结构或是统计思想的算法来进行校准，总体而言，目前还没有一种简单高效低成本的做法，可以弥补温度对于电路的影响。
发明内容
本发明提供一种高速时钟电路的动态延时补偿电路，达到了简单高效低成本的弥补温度对于电路的影响，本质上解决延时对于电路的影响的技术效果。
为解决上述技术问题，本发明提供了一种高速时钟电路的动态延时补偿电路，包括：锁相环、粗计数器、第一细采样电路、第一同步模块、第二同步模块、第三同步模块以及输出选择模块；
所述锁相环电路与所述粗计数器相连输出整体时钟信号，所述锁相环电路与所述第一细采样电路相连，输出相位信号；
所述粗计数器与所述第一同步模块、所述第二同步模块、所述第三同步模块相连，并输出粗计数器值；
所述第一细采样电路生成细编码值，并将所述细编码值以及经过延时DB和两次延时DB分别得到第一路细计数器值、第二路细计数器值以及第三路细计数器值；
所述第一同步模块、所述第二同步模块和所述第三同步模块分别与所述第一细采样电路相连，对应接收所述第一路细计数器值、所述第二路细计数器值以及所述第三路细计数器值并分别与所述粗计数器值同步而后生成第一路同步信号值、第二路同步信号值以及第三路同步信号值；
所述输出选择模块与所述所述第一同步模块、所述第二同步模块和所述第三同步模块相连，并基于预设的选取规则选取一路同步信号值输出。
进一步地，所述高速时钟电路的动态延时补偿电路还包括：第二细采样电路和延时采样电路；
所述延时采样电路与所述粗计数器相连，动态提取出延时采样值；
所述第二细采样电路与所述延时采样电路以及所述锁相环相连，获取所述延时采样值和相位信号，生成延时编码DA；
所述第一同步模块、所述第二同步模块和所述第三同步模块分别与所述第二细采样电路相连，获取所述延时编码DA；
其中，所述第一同步模块、所述第二同步模块和所述第三同步模块分别同步所述第一路细计数器值、所述第二路细计数器值以及所述第三路细计数器值与所述粗计数器值和所述延时编码DA生成将所述第一路同步信号值、所述第二路同步信号值以及所述第三路同步信号值。
进一步地，所述相位信号包括16个相位。
进一步地，所述第一路细计数器值、所述第二路细计数器值、所述第三路细计数器值以及所述延时编码DA均为4bit编码。
进一步地，所述粗计数值为11bit编码。
进一步地，所述粗计数器为双边沿格雷码计数器。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
本申请实施例中提供的高速时钟电路的动态延时补偿电路，是首次提出的基于动态延时提取电路并在其基础上进行编码算法改进的方案，该方案不需要大幅度修改电路结构，简单高效，且仅通过编码形式的反馈，并通过算法选取出合适的输出值，该过程并不需要基于大量数据进行统计学的选取，通过两步延迟值的做法，有效的抑制了PVT变化和时钟抖动对电路采样误差的影响，且由于结构简单，易于进行多通道的移植，获得良好的一致性。采用了延时提取电路并且在其基础上增加了全自动的校准算法电路，使得相对于现有技术而言，无论从复杂度还是代价都有了较大的改善。
附图说明
图1为本发明实施例提供的高速时钟电路的动态延时补偿电路的结构示意图；
图2为本发明实施例提供的输出选择模块可选的一种选取规则流程图；
图3为基于图2的输出选择模块的选取规则表。
具体实施方式
本申请实施例通过提供高速时钟电路的动态延时补偿电路，达到了简单高效低成本地弥补温度对于电路的影响，及本质上解决延时对于电路的影响的技术效果。
为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细说明，应当理解本发明实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本申请实施例以及实施例中的技术特征可以相互组合。
参见图1，一种高速时钟电路的动态延时补偿电路，通过纯数字电路的方式进行延时补偿，分别针对亚稳态和PVT因素进行针对性补偿。
所述补偿电路具体包括：锁相环PLL、粗计数器Gray counter、第一细采样电路1、第一同步模块41、第二同步模块42、第三同步模块43以及输出选择模块。
所述锁相环电路与所述粗计数器相连输出600MHZ整体时钟信号，所述锁相环电路与所述第一细采样电路相连，输出相位信号，本实施例中为16位。
所述粗计数器与所述第一同步模块41、所述第二同步模块42、所述第三同步模块43相连，并输出粗计数器值，本实施例中为11bit；
所述第一细采样电路1生成细编码值，并将所述细编码值以及经过延时DB和两次延时DB分别得到第一路细计数器值F1、第二路细计数器值F2以及第三路细计数器值F3；
所述第一同步模块41、所述第二同步模块42和所述第三同步模块43分别与所述第一细采样电路1相连，对应接收所述第一路细计数器值F1、所述第二路细计数器值F2以及所述第三路细计数器值F3并分别与所述粗计数器值同步而后生成第一路同步信号值C1、第二路同步信号值C2以及第三路同步信号值C3。
所述输出选择模块与所述所述第一同步模块、所述第二同步模块和所述第三同步模块相连，并基于预设的选取规则选取一路同步信号值输出。
通过上述电路设计针对亚稳态因素进行补偿，实质上消除延时误差。
了
为了针对PVT因素，所述高速时钟电路的动态延时补偿电路还包括：第二细采样电路和延时采样电路；
所述延时采样电路与所述粗计数器相连，动态提取出延时采样值；
所述第二细采样电路与所述延时采样电路以及所述锁相环相连，获取所述延时采样值和相位信号，生成延时编码DA；
所述第一同步模块、所述第二同步模块和所述第三同步模块分别与所述第二细采样电路相连，获取所述延时编码DA；
其中，所述第一同步模块、所述第二同步模块和所述第三同步模块分别同步所述第一路细计数器值、所述第二路细计数器值以及所述第三路细计数器值与所述粗计数器值和所述延时编码DA生成将所述第一路同步信号值、所述第二路同步信号值以及所述第三路同步信号值。
本实施例中，所述相位信号包括16个相位。所述第一路细计数器值、所述第二路细计数器值、所述第三路细计数器值以及所述延时编码DA均为4bit编码。所述粗计数值为11bit编码。
进一步地，所述粗计数器为双边沿格雷码计数器。
参见图2和图3，值得说明的是，在本示例中输出选择模块可考虑以下选取原则。
1、粗计数本身延时减去补偿延时得到了结果应当大于0，及补偿本身不可过补偿以免导致不匹配。
2、亚稳态区间以及补偿后的结果相加不可超过时钟半个周期长度，否则会导致在选取过程中，会有情况上升沿计数器和下降沿计数器同时进入亚稳态区间，导致无法通过算法进行补偿。
3、选取延时间隔应当为亚稳态区间以及补偿后结果二者的较大值，这样可以最大限度容忍产生的情况。
4、两倍的选取延时间隔应当小于补偿后结果加半个周期长度的值，这样即可确定选取延时间隔为多少。
在确定各个值的情况之后，拟定校准思路如下，其中本次实验将Db及延时值设定为3个细计数间隔：
1、将细编码值按照规则延时两次，得到三组细编码值；
2、按照选取规则表通过两组格雷码计数器值与延迟信息编码选择合适的粗编码值；
3、将粗细编码值结合，得到最终的结果。
本实施例中，定义粗细计数本身延时为Td，延时提取电路补偿延时为Da，亚稳态区间为Tg，选取延时间隔为Db。Db按照选取规则避开可能带来的亚稳态和不可预估的系统延时带来的影响。
本实施例结合了动态的延时采样电路进行延时提取，相比于现有技术中使用PLL与DLL锁定相位的方法，该方案可以更快的更新延时信息，且需要的代价和新引入的延时更小。相比于复杂的数模混合结构，纯数字的解决方案设计结构简单，便于多通道复制。相比于现有技术的算法，需要基于多数据的统计学原理得到最终的值，该方案的算法结构简单可靠，不需要占用大量资源，且结果良好，快速高效。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
本申请实施例中提供的高速时钟电路的动态延时补偿电路，是首次提出的基于动态延时提取电路并在其基础上进行编码算法改进的方案，该方案不需要大幅度修改电路结构，简单高效，且仅通过编码形式的反馈，并通过算法选取出合适的输出值，该过程并不需要基于大量数据进行统计学的选取，通过两步延迟值的做法，有效的抑制了PVT变化和时钟抖动对电路采样误差的影响，且由于结构简单，易于进行多通道的移植，获得良好的一致性。采用了延时提取电路并且在其基础上增加了全自动的校准算法电路，使得相对于现有技术而言，无论从复杂度还是代价都有了较大的改善。
最后所应说明的是，以上具体实施方式仅用以说明本发明的技术方案而非限制，尽管参照实例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
- 上一篇：一种医用注射器针头装配设备
- 下一篇：一种大规模热调相移器的驱动方法和驱动系统