一种耐短路电流冲击的沟槽mosfet器件及制造方法
阅读说明：本技术 一种耐短路电流冲击的沟槽mosfet器件及制造方法 (Trench MOSFET device resistant to short-circuit current impact and manufacturing method ) 是由 刘锋 殷允超 刘秀梅 于 2021-02-04 设计创作，主要内容包括：本发明涉及一种耐短路电流冲击的沟槽MOSFET器件,包括有源区,其特征在于,所述有源区包括若干个呈条形或格形排布的有源电流区和分布在所述有源电流区间的虚拟电流区,所述有源电流区包括若干个呈阵列排布的格形有源器件元胞单元,所述虚拟电流区包括若干个呈阵列排布的格形虚拟器件元胞单元,所述格形有源器件元胞单元和格形虚拟器件元胞单元的尺寸均为L；本发明在现有格形栅的基础上,通过优化版图设计,既能保证器件有较低的导通电阻,又能提升抗电流冲击能力,同时不增加任何成本。(The invention relates to a trench MOSFET device resistant to short-circuit current impact, which comprises an active area and is characterized in that the active area comprises a plurality of active current areas which are arranged in a strip shape or a grid shape and virtual current areas which are distributed in an active current interval, the active current areas comprise a plurality of grid-shaped active device cell units which are arranged in an array shape, the virtual current areas comprise a plurality of grid-shaped virtual device cell units which are arranged in an array shape, and the sizes of the grid-shaped active device cell units and the grid-shaped virtual device cell units are L; on the basis of the existing grid-shaped grid, the invention can ensure that the device has lower on-resistance and improve the current impact resistance by optimizing the layout design without increasing any cost.)
技术领域
本发明涉及功率半导体器件，具体地说是一种耐短路电流冲击的沟槽MOSFET器件及制造方法，属于功率半导体器件技术领域。
背景技术
条形栅因其沟道密度小，饱和电流小，短路电流小，抗电流冲击能力强，
功率沟槽栅MOSFET以优秀的小体积，低导通损耗广泛应用在锂电保护，快充，反激式电源，太阳能控制器，逆变器，无刷有刷电机等领域。沟槽栅MOSFET设计结构上主要分为两大类，格形栅(品字格、正方格和六角格)和条形栅结构，其中格形栅相比条形栅因其较高的沟道密度而具有更低的导通电阻，在锂电保护，快充等领域应用更为广泛，但其饱和电流大，抗电流冲击能力较弱，当短路时电路会出现较大冲击电流，作为掌管功率输出的MOSFET器件会产生大量的热而烧伤，因此在电动车，手持电钻，筋膜枪的电机等领域应用较少；
如图1所示，为现有的格形栅结构，如图2所示，为现有的格形栅结构。
发明内容
本发明的目的是克服现有格形栅功率MOSFET器件技术中存在的不足，提供一种耐短路电流冲击的沟槽MOSFET器件及制造方法，在现有格形栅的基础上，通过优化版图设计，既能保证器件有较低的导通电阻，又能提升抗电流冲击能力，同时不增加任何成本。
为实现以上技术目的，本发明的技术方案是：一种耐短路电流冲击的沟槽MOSFET器件，包括有源区，其特征在于，所述有源区包括若干个呈条形或格形排布的有源电流区和分布在所述有源电流区间的虚拟电流区，所述有源电流区包括若干个呈阵列排布的格形有源器件元胞单元，所述虚拟电流区包括若干个呈阵列排布的格形虚拟器件元胞单元，所述格形有源器件元胞单元和格形虚拟器件元胞单元的尺寸均为L。
进一步地，相邻有源电流区间的间距D至少为一个格形虚拟器件元胞单元的宽度L，D≥L。
进一步地，所述有源电流区呈条形时，所述有源电流区的宽度W至少为两个格形有源器件元胞单元的宽度，W≥2L。
进一步地，所述有源电流区呈格形时，所述有源电流区的宽度和长度相同为W，且至少为两个格形有源器件元胞单元的宽度，W≥2L。
进一步地，所述有源电流区的边缘与所述有源区边缘的距离S至少为5个格形虚拟器件元胞单元的宽度，且小于10个格形虚拟器件元胞单元的宽度，5L≤S≤10L。
为了进一步实现以上技术目的，本发明还提出一种耐短路电流冲击的沟槽MOSFET器件的制作方法，包括如下步骤：
a、提供一半导体基板，所述半导体基板包括第一导电类型漂移区以及位于所述第一导电类型漂移区下方的第一导电类型衬底，所述第一导电类型漂移区的上表面为半导体基板的第一主面；
b、在所述半导体基板的第一主面上淀积硬掩膜层，选择性地刻蚀所述硬掩膜层，得到图形化的第一硬掩膜窗口；
c、在所述第一硬掩膜窗口的掩蔽下，对第一主面进行刻蚀，得到位于有源区的若干个沟槽，所述沟槽在第一导电类型漂移区内呈格形分布；
d、在所述半导体基板的第一主面上生长氧化层和淀积导电多晶硅，并依此对导电多晶硅和氧化层进行刻蚀，只保留沟槽内的氧化层和导电多晶硅，得到位于沟槽侧壁的栅氧化层和被栅氧化层包裹的栅极导电多晶硅；
e、在上述半导体基板的第一主面注入第二导电类型离子，并退火，得到位于沟槽间的第二导电类型阱区；
f、在所述半导体基板的第一主面上淀积硬掩膜层，选择性地刻蚀所述硬掩膜层，得到图形化的第二硬掩膜窗口；
g、在图形化的第二硬掩膜窗口的掩蔽下，选择性注入第一导电类型离子，得到位于第二导电类型阱区内的第一导电类型源区，所述第一导电类型源区注入区域为有源电流区，所述第一导电类型源区没注入区域为虚拟电流区；
h、在所述半导体基板的第一主面上淀积绝缘介质，并对绝缘介质进行刻蚀，得到多个金属接触孔；
i、在所述金属接触孔内和绝缘介质上淀积金属，并对金属进行刻蚀，得到源极金属。
进一步地，所述图形化的第二硬掩膜窗口呈条形或格形分布。
进一步地，所述虚拟电流区分布在所述有源电流区间，所述有源电流区包括若干个呈阵列排布的格形有源器件元胞单元，所述虚拟电流区包括若干个呈阵列排布的格形虚拟器件元胞单元。
进一步地，在所述有源电流区内，所述源极金属穿过绝缘介质分别与第一导电类型源区、第二导电类型阱区欧姆接触；在所述虚拟电流区内，所述所述源极金属穿过绝缘介质与第二导电类型阱区欧姆接触。
进一步地，对于N型沟槽MOSFET器件结构，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型沟槽MOSFET器件结构，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
与现有技术相比，本发明具有以下优点：
1)本发明的耐短路电流冲击的沟槽MOSFET器件，通过优化版图设计(即优化第二硬掩模窗口7)，降低饱和电流小，提升整个器件的抗电流冲击能力；同时在有源电流区内，器件也拥有较高的沟道密度，因而导通电阻不会降低；
3)与现有工艺制作方法相比，本发明的工艺制造方法不增加光刻层数，且与现有的工艺制作方法兼容，适用于大量推广。
附图说明
图1是现有沟槽MOSFET器件条形栅的俯视结构示意图。
图2是现有沟槽MOSFET器件格形栅的俯视结构示意图。
图3是本发明实施例1的俯视结构示意图(形成有源电流区和虚拟电流区)。
图4是本发明实施例2的俯视结构示意图(形成有源电流区和虚拟电流区)。
图5是本发明实施例3的俯视结构示意图(形成有源电流区和虚拟电流区)。
图6是本发明实施例中形成半导体基板的剖视结构示意图。
图7是本发明实施例中形成第一硬掩膜窗口的剖视结构示意图。
图8是本发明实施例中形成沟槽的剖视结构示意图。
图9是本发明实施例中生长氧化层和淀积多晶硅后的剖视结构示意图。
图10是本发明实施例中形成栅氧化层和导电多晶硅的剖视结构示意图。
图11是本发明实施例中形成第二导电类型阱区的剖视结构示意图。
图12是本发明实施例中形成第二硬掩膜窗口的剖视结构示意图。
图13是本发明实施例中第二硬掩膜窗口的俯视结构示意图。
图14是本发明实施例中形成第一导电类型源区的剖视结构示意图。
图15是本发明实施例中形成绝缘介质的剖视结构示意图。
图16是本发明实施例中形成源极金属的剖视结构示意图。
附图标记说明：001-第一主面；1-有源电流区；101-格形有源器件元胞单元；2-虚拟电流区；201-格形虚拟器件元胞单元；3-N型衬底；4-N型漂移区；5-第一硬掩膜窗口；6-P型阱区；7-第二硬掩膜窗口；8-沟槽；9-栅氧化层；10-栅极导电多晶硅；11-N型源区；12-绝缘介质；13-源极金属。
具体实施方式
下面结合具体实施例对本发明作进一步说明。
如下实施例中的一种提高防静电能力的MOSFET器件，以N型沟槽栅MOSFET为例，所述N型为N型，所述P型为P型；
实施例1：
如附图3所示，一种耐短路电流冲击的沟槽MOSFET器件，包括有源区，所述有源区包括若干个呈条形排布的有源电流区1和分布在所述有源电流区1间的虚拟电流区2，所述有源电流区1包括若干个呈阵列排布的格形有源器件元胞单元101，所述虚拟电流区2包括若干个呈阵列排布的格形虚拟器件元胞单元201，所述格形有源器件元胞单元101和格形虚拟器件元胞单元201的尺寸均为L；
相邻有源电流区1间的间距D至少为一个格形虚拟器件元胞单元201的宽度L，D≥L；所述有源电流区1的宽度W至少为两个格形有源器件元胞单元101的宽度，W≥2L，且有源电流区1的长度远大于其宽度W；所述有源电流区1的边缘与所述有源区边缘的距离S至少为5个格形虚拟器件元胞单元201的宽度，且小于10个格形虚拟器件元胞单元201的宽度，5L≤S≤10L。
本发明实施例1中，所述有源电流区1包括6x2个格形有源器件元胞单元101，相邻有源电流区1间的间距D为一个格形虚拟器件元胞单元201的宽度L，即D＝L；所述有源电流区1的宽度W为两个格形有源器件元胞单元101的宽度，即W＝2L，所述有源电流区1的长度P为六个格形有源器件元胞单元101的宽度，即P＝6L；所述有源电流区1的边缘与所述有源区边缘的距离S为5个格形虚拟器件元胞单元201的宽度，即S＝5L。
实施例2：
如附图4所示，一种耐短路电流冲击的沟槽MOSFET器件，包括有源区，所述有源区包括若干个呈格形排布的有源电流区1和分布在所述有源电流区1间的虚拟电流区2，所述格形排布的有源电流区1分布为整齐的行列排布，所述有源电流区1包括若干个呈阵列排布的格形有源器件元胞单元101，所述虚拟电流区2包括若干个呈阵列排布的格形虚拟器件元胞单元201，所述格形有源器件元胞单元101和格形虚拟器件元胞单元201的尺寸均为L；
相邻有源电流区1间的间距D至少为一个格形虚拟器件元胞单元201的宽度L，D≥L；所述有源电流区1呈格形时，所述有源电流区1的宽度和长度相同为W，且至少为两个格形有源器件元胞单元101的宽度，W≥2L；所述有源电流区1的边缘与所述有源区边缘的距离S至少为5个格形虚拟器件元胞单元201的宽度，且小于10个格形虚拟器件元胞单元201的宽度，5L≤S≤10L。
本发明实施例2中，所述有源电流区1包括2x2个格形有源器件元胞单元101，相邻有源电流区1间的间距D为一个格形虚拟器件元胞单元201的宽度L，即D＝L；所述有源电流区1的宽度W和长度P相同，均为两个格形有源器件元胞单元101的宽度，即W＝P＝2L；所述有源电流区1的边缘与所述有源区边缘的距离S为6个格形虚拟器件元胞单元201的宽度，即S＝6L。
实施例3：
如附图5所示，一种耐短路电流冲击的沟槽MOSFET器件，包括有源区，所述有源区包括若干个呈格形排布的有源电流区1和分布在所述有源电流区1间的虚拟电流区2，相邻的三个格形排布的有源电流区1分布为“品字形”排布，所述有源电流区1包括若干个呈阵列排布的格形有源器件元胞单元101，所述虚拟电流区2包括若干个呈阵列排布的格形虚拟器件元胞单元201，所述格形有源器件元胞单元101和格形虚拟器件元胞单元201的尺寸均为L；
相邻有源电流区1间的间距D至少为一个格形虚拟器件元胞单元201的宽度L，D≥L；所述有源电流区1呈格形时，所述有源电流区1的宽度和长度相同为W，且至少为两个格形有源器件元胞单元101的宽度，W≥2L；所述有源电流区1的边缘与所述有源区边缘的距离S至少为5个格形虚拟器件元胞单元201的宽度，且小于10个格形虚拟器件元胞单元201的宽度，5L≤S≤10L。
本发明实施例3中，所述有源电流区1包括3x3个格形有源器件元胞单元101，相邻有源电流区1间的间距D为一个格形虚拟器件元胞单元201的宽度L，即D＝L；所述有源电流区1的宽度W和长度P相同，均为三个格形有源器件元胞单元101的宽度，即W＝P＝3L；所述有源电流区1的边缘与所述有源区边缘的距离S为5个格形虚拟器件元胞单元201的宽度，即S＝5L。
如上实施例中一种耐短路电流冲击的沟槽MOSFET器件的制作方法，包括如下步骤：
如图6所示，a、提供一半导体基板，所述半导体基板包括N型漂移区4以及位于所述N型漂移区4下方的N型衬底3，所述N型漂移区4的上表面为半导体基板的第一主面001；
如图7所示，b、在所述半导体基板的第一主面001上淀积硬掩膜层，选择性地刻蚀所述硬掩膜层，得到图形化的第一硬掩膜窗口5；
如图8所示，c、在所述第一硬掩膜窗口5的掩蔽下，对第一主面001进行刻蚀，得到位于有源区的若干个沟槽8，所述沟槽8在N型漂移区4内呈格形分布；
如图9和图10所示，d、在所述半导体基板的第一主面001上生长氧化层和淀积导电多晶硅，并依此对导电多晶硅和氧化层进行刻蚀，只保留沟槽8内的氧化层和导电多晶硅，得到位于沟槽8侧壁的栅氧化层9和被栅氧化层9包裹的栅极导电多晶硅10；
如图11所示，e、在上述半导体基板的第一主面001注入P型离子，并退火，得到位于沟槽8间的P型阱区6；
如图12所示，f、在所述半导体基板的第一主面001上淀积硬掩膜层，选择性地刻蚀所述硬掩膜层，得到图形化的第二硬掩膜窗口7；
所述图形化的第二硬掩膜窗口7呈条形或格形分布；
如图13所示，为实施例3中图形化的第二硬掩膜窗口7，呈格形分布；
如图14所示，g、在图形化的第二硬掩膜窗口7的掩蔽下，选择性注入N型离子，得到位于P型阱区6内的N型源区11，所述N型源区11注入区域为有源电流区1，所述N型源区没注入区域为虚拟电流区2；
所述虚拟电流区2分布在所述有源电流区1间，所述有源电流区1包括若干个呈阵列排布的格形有源器件元胞单元101，所述虚拟电流区2包括若干个呈阵列排布的格形虚拟器件元胞单元201；
如图15所示，h、在所述半导体基板的第一主面001上淀积绝缘介质12，并对绝缘介质12进行刻蚀，得到多个金属接触孔；
如图16所示，i、在所述金属接触孔内和绝缘介质上淀积金属，并对金属进行刻蚀，得到源极金属13；
在所述有源电流区1的格形有源器件元胞单元101内，所述源极金属13穿过绝缘介质分别与N型源区11、P型阱区6欧姆接触；在所述虚拟电流区2的格形虚拟器件元胞单元201内，所述所述源极金属13穿过绝缘介质与P型阱区6欧姆接触。
本发明的耐短路电流冲击的沟槽MOSFET器件的击穿电压为20V～100V，这类低压器件主要应用在锂电保护，快充，反激式电源，太阳能控制器，逆变器，无刷有刷电机应用等。
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