具体实施方式

以下结合附图和具体的实施例对本发明的半导体器件及其制造方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明的实施例，本发明的实施例不应该被认为仅限于图中所示区域的特定形状。为了清楚起见，在用于辅助说明本发明实施例的全部附图中，对相同部件原则上标记相同的标号，而省略对其重复的说明。下文中的术语“第一”、“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。为了清楚起见，在用于辅助说明本发明实施例的全部附图中，对相同部件原则上标记相同的标号，而省略对其重复的说明。

应当理解，各个实施例仅是制造和应用实施例的示例性的具体实施方式，并不构成在制造和应用本发明时的范围限制。并且，对多个实施例分别进行描述仅是为了更清晰地阐释本发明的内涵，但每个实施例中的技术特征并不属于该实施例所独有的特征，各个实施例的全部特征也可以作为一个总的实施例的特征。在某些实施方式下，下述多个实施例中的技术特征也可以相互关联、启发，以构成新的实施例。

实施例一：半导体器件

图1为本发明一实施例包含非对称HVMOS的半导体器件的截面示意图。图2为本发明一实施例的包含非对称HVMOS的半导体器件的平面示意图。此处“非对称HVMOS”指非对称高压场效应晶体管（HVMOS：High Voltage MOS），对于非对称HVMOS，源区侧的结构较漏区侧体积小，高压通常施加在漏区一侧。非对称HVMOS的工作电压例如为25V以上且40V以下。包含非对称HVMOS的半导体器件例如用于显示驱动器。图3为本发明一实施例的包含非对称HVMOS具体尺寸的半导体器件的截面示意图。需要说明的是，图1至图3为用于说明半导体器件100所含非对称HVMOS的基本结构的示意图，强调示出构成非对称HVMOS的各个部分，所示各个部分的平面方向尺寸和厚度方向尺寸可能与实际尺寸不成比例。此外，在图2中，出于清楚说明的目的，省略了非对称HVMOS的一部分结构（主要为绝缘层）。

在下文描述中，各部分的尺寸是指截面示意图中沿沟道电流流动方向的长度方向（如图2和图3所示的X方向）以及厚度方向（如图2和图3所示的Z方向）上的尺寸。此外，宽度方向（如图2和图3所示的Y方向）上的尺寸可根据非对称HVMOS中所需的最大容量等因素适宜设定。

参照图1至图3，本发明一实施例中，半导体器件100包含非对称HVMOS，所述非对称HVMOS包括半导体衬底10、漂移区12、保护环区14、源极扩展区16a、源区16b（作为第一源区，下同）、漏区18（作为第一漏区，下同）、抽头区20、绝缘区22、绝缘区24、栅绝缘层26（作为第一栅绝缘层，下同）以及栅极28（作为第一栅极，下同）。

以下，对半导体器件100所含的非对称HVMOS为n沟道HVMOS的情形进行说明。在该情形中，在下文描述中，第一导电类型为P型，与第一导电类型相反的第二导电类型为N型。然而，半导体器件100所含的非对称HVMOS并不限于n沟道HVMOS，也可以为p沟道HVMOS。在后一情形中，只需将第一导电类型替换为N型，并将与第一导电类型相反的第二导电类型替换为P型即可。

非对称HVMOS形成于半导体衬底10的表面上。半导体衬底10可例如为硅衬底。半导体衬底10具有第一导电类型。

漂移区12为在非对称HVMOS工作时形成耗尽层且发生载流子漂移的区域。漂移区12具有与第一导电类型相反的第二导电类型。漂移区12的掺杂浓度例如为1×10¹⁶/cm³以上且5×10¹⁷/cm³以下。优选地，漂移区12一端处于栅极28下方的中央附近，另一端处于离栅极28的朝向漏区18的端部的距离为2.5μm以上且4μm以下的位置。

保护环区14为用于将非对称HVMOS与其它元件隔开的阱区，保护环区14通过环绕内含非对称HVMOS的漂移区12、栅绝缘层26以及栅极28的器件区域。保护环区14具有第一导电类型。保护环区14的掺杂浓度例如为1×10¹⁶/cm³以上且5×10¹⁷/cm³以下。在设置源极扩展区16a和源区16b的一侧，保护环区14延伸至与栅绝缘层26和栅极28重叠的区域，该区域用作非对称HVMOS的第一导电类型阱区。

源极扩展区16a和源区16b为构成非对称HVMOS的源极的区域。源极扩展区16a与漂移区12具有相同的导电类型，即第二导电类型。源极扩展区16a的掺杂浓度例如为1×10¹⁸/cm³以上且1×10¹⁹/cm³以下。源极扩展区16a在保护环区14内延伸至与栅绝缘层26和栅极28重叠的区域。也就是说，源极扩展区16a在栅极28的下方延伸至沟道区（C表示沟道长度）。具体而言，源极扩展区16a与栅极28的重叠部分优选处于0.05μm以上且0.15μm以下的范围内。此外，相对于半导体衬底10的表面，源极扩展区16a形成在浅于漂移区12的区域内。

非对称HVMOS的源极扩展区16a用于连接源区16b和非对称HVMOS的沟道区。通过设置源极扩展区16a，可以减小非对称HVMOS的阈值电压Vth的离差，并使得非对称HVMOS的特性变得更为稳定。

源区16b与漂移区12具有相同导电类型，即第二导电类型。源区16b的掺杂浓度高于源极扩展区16a，并优选为1×10¹⁹/cm³以上且1×10²¹/cm³以下。源区16b以与源极扩展区16a相连的方式形成。在本实施例中，参照图1，源区16b在源极扩展区16a内，自绝缘区24的端部延伸至栅绝缘层26的端部附近，或者比栅绝缘层26的端部更加朝栅极28一侧的方向延伸。源区16b的长度（如图2和图3所示的X方向）例如为0.6μm以上且0.9μm以下。

漏区18为构成非对称HVMOS的漏极的区域。漏区18在漂移区12内设置于与栅绝缘层26和栅极28隔开的区域。具体而言，漏区18设置于比源极扩展区16a和源区16b更加远离栅极28的位置。也就是说，漏区18设置为相对于栅极28和源极扩展区16a与源区16b不对称。漏区18与漂移区12具有相同导电类型，即第二导电类型。漏区18的掺杂浓度例如为1×10¹⁹/cm³以上且1×10²¹/cm³以下。漏区18的长度（X方向）优选为0.3μm以上且0.5μm以下。

抽头区20为用于在保护环区14上施加电压的区域。抽头区20形成于保护环区14内，并设置为环绕内含漂移区12、栅绝缘层26以及栅极28的器件区域。抽头区20与保护环区14具有相同导电类型，即第一导电类型。抽头区20的掺杂浓度例如为1×10¹⁹/cm³以上且1×10²¹/cm³以下。抽头区20的长度（X方向）优选0.3μm以上且0.5μm以下。

绝缘区22是为了缓和漏区18和栅极28之间电场而设置的绝缘区域。绝缘区22可以为浅沟槽隔离区域（STI区域），但不限于此。当半导体衬底10为硅衬底时，绝缘区22可以为氧化硅（SiO₂）膜、氮化硅（SiN）膜等。绝缘区22在漂移区12内从与栅绝缘层26和栅极28重叠的区域延伸至靠近漏区18的区域。绝缘区22沿半导体衬底10深度方向下伸的厚度优选为250nm以上且300nm以下。此外，绝缘区22的长度（X方向）优选为2μm以上且3μm以下。此外，绝缘区22优选设置为使得其长度方向（X方向）上的中央位置处于栅极28的端部附近。

绝缘区24为用于将非对称HVMOS的部件彼此绝缘的区域。当半导体衬底10为硅衬底时，绝缘区24可以为氧化硅（SiO₂）膜、氮化硅（SiN）膜等。设于源区16b和抽头区20之间的绝缘区24的长度（X方向）例如为0.4μm以上且0.8μm以下。此外，设于漏区18和抽头区20之间的绝缘区24的长度（X方向）例如为1.8μm以上且至3.2μm。

栅绝缘层26为非对称HVMOS的栅极构件的绝缘层。当半导体衬底10为硅衬底时，栅绝缘层26可以为氧化硅（SiO₂）层、氮化硅（SiN）层、氮氧化硅（SiO_xN_y）膜。栅绝缘层26设置于横跨保护环区14的阱区、漂移区12的一部分以及绝缘区22的一部分的区域之上。为了将非对称HVMOS的工作电压范围设为25V~40V左右，栅绝缘层26的厚度可选为60nm以上且100nm以下。

栅极28为用于在栅绝缘层26上施加栅极电压的电极。栅极28可以为多晶硅层、金属层或硅化物层，或者为这些层的叠层。栅极28设置于栅绝缘层26上方的区域内。当栅极28为多晶硅层时，栅极28的厚度可选为100nm以上且200nm以下。栅极28的长度例如为2μm以上且3μm以下。此外，栅极28朝向漏区18一侧的端部优选延伸（沿X方向）至绝缘区22的中央附近。在相对于半导体衬底10间隔栅绝缘层26设置栅极28的区域当中，从栅极28的源极扩展区16a一侧端部至漂移区12的端部的区域为沟道区，沟道区沿X方向的长度为沟道长度C。

本实施例的半导体器件100中，栅绝缘层26的铺设区域至少在源区16b一侧具有扩展绝缘部，所述扩展绝缘部相对于栅绝缘层26与栅极28的重叠区域在X方向延伸出一段距离，该距离记为余边距离X1，以所述余边距离X1为所述扩展绝缘部的长度。余边距离X1例如可选0.1μm~0.2μm。

图4为本发明一实施例的包含非对称HVMOS、MVMOS和LVMOS的半导体器件的截面示意图。如图4所示，在本实施例的半导体器件100中，除了非对称HVMOS之外，同一半导体衬底10上还可形成中压场效应晶体管（MVMOS：Middle Voltage Metal Oxide Semiconductor）和低压场效应晶体管（LVMOS：Low Voltage Metal Oxide Semiconductor）。此外，在图4中，对于非对称HVMOS，仅示出了其对本申请较为重要的源极扩展区16a和源区16b一侧的结构。本文中，所述非对称HVMOS为非对称场效应晶体管，所述MVMOS记为第一场效应晶体管，所述LVMOS记为第二场效应晶体管。所述MVMOS和LVMOS的耐压能力较非对称HVMOS低。此处MVMOS和LVMOS均为对称场效应晶体管，在对称场效应晶体管中，源区和漏区相对于源极对称设置，沟道区设置于源区和漏区之间的半导体衬底中，沟道区与源区和漏区之间均不设置绝缘区。本发明不限于此，在另一实施例中，MVMOS和LVMOS中的任意一个也可以是非对称场效应晶体管。

参照图4，MVMOS和LVMOS均可包括形成于N型的半导体衬底10表面区域中的P型的阱区30、阱区30内中形成的高浓度N型的源区32（作为第二源区，下同）和漏区34（作为第二漏区，下同）、自源区32和漏区34延伸而出且掺杂浓度低于源区32和漏区34的N型的扩展区36、自源区32跨至漏区34的栅绝缘层38（作为第二栅绝缘层，下同）以及形成于栅绝缘层38上的多晶硅等材质的栅极40（作为第二栅极，下同）。MVMOS和LVMOS通过绝缘区24与半导体衬底10上的其它元件绝缘。

一般情况下，在半导体器件100中，非对称HVMOS的工作电压范围为25V~40V左右，MVMOS的工作电压范围为5V~7V左右，LVMOS的工作电压范围为1.2V~1.5V左右。对于此类工作电压范围，MVMOS的栅绝缘层38的厚度例如设为10nm~20nm左右，LVMOS的栅绝缘层38的厚度例如设为4nm以下。然而，半导体器件100中非对称HVMOS、MVMOS以及LVMOS的工作电压范围及各自的栅绝缘层的厚度不限于此。也就是说，在半导体器件100中，MVMOS的工作电压范围只要比非对称HVMOS的工作电压范围低即可，LVMOS的工作电压范围只要比MVMOS的工作电压范围低即可。此外，在半导体器件100中，MVMOS的栅绝缘层38只要薄于非对称HVMOS的栅绝缘层26即可，LVMOS的栅绝缘层38只要薄于MVMOS的栅绝缘层38即可。

如图4所示，在半导体器件100中，通过在MVMOS中设置扩展区36，可以缓和MVMOS的漏区34的电场。类似地，通过在LVMOS中设置扩展区36，可以缓和LVMOS的漏区34的电场。此外，在半导体器件100中，LVMOS的栅长例如为100nm以下。

实施例二：半导体器件的制造方法

图5和图6所示为实施例一描述的半导体器件100的制造方法。图5和图6为半导体器件100制造方法各步骤对应的截面结构示意图，强调示出构成半导体器件100的各个部分，所示各个部分的平面方向尺寸和厚度方向尺寸可能与实际尺寸不成比例。

以下，对含非对称HVMOS、MVMOS及LVMOS的半导体器件100的制造方法进行说明，非对称HVMOS、MVMOS及LVMOS例如均为n沟道。其中，硅衬底为以作为第一导电类型的p型掺杂的衬底。在含p沟道非对称HVMOS的半导体器件100的情形中，只需将第一导电类型替换为n型，并将第二导电类型替换为p型即可。

首先，在步骤S10中，形成漂移区12和保护环区14。漂移区12和保护环区14通过掺杂离子注入处理和退火扩散处理形成。

具体的，在半导体衬底10的表面上，可先形成与漂移区12对应的区域为开口区域的光刻胶层，以作为掩膜。光刻胶层可通过光刻技术图形化。在第二导电类型为n型的情形中，以光刻胶层为掩膜，在半导体衬底10的表面注入n型掺杂离子（磷（P）或砷（As））。其中，优选将浅区离子注入与比浅区离子注入采用更高注入能量的深区离子注入结合的两步注入法。例如，在浅区离子注入中，以200keV以上且300keV以下的能量及1×10¹²以上且2×10¹²/cm²以下的密度注入磷离子。此外，在深区离子注入中，以600keV以上且700keV以下的能量及4×10¹²以上且6×10¹²/cm²以下的密度进行离子注入。然而，掺杂离子的注入密度和注入深度等可根据非对称HVMOS的尺寸和特性适宜设置。离子注入之后，去除光刻胶层。

此外，还进行保护环区14的掺杂离子注入处理。其中，形成与半导体衬底10内的保护环区14对应的区域为开口区域的光刻胶层，以作为掩膜。光刻胶层可通过光刻技术图形化。在第一导电类型为p型的情形中，以光刻胶层为掩膜，在半导体衬底10的表面注入p型掺杂离子（硼（B）或二氟化硼（BF₂））。其中，优选将浅区离子注入与比浅区离子注入采用更高注入能量的深区离子注入结合的两步注入法。例如，在浅区离子注入中，以100keV以上且150keV以下的能量及1×10¹²以上且2×10¹²/cm²以下的密度注入硼离子。此外，在深区离子注入中，以300keV以上且400keV以下的能量及1×10¹³以上且2×10¹³/cm²以下的密度进行离子注入。然而，掺杂离子的注入密度和注入深度等可根据非对称HVMOS的尺寸和特性适宜设置。离子注入之后，去除光刻胶层。

在此之后，进行离子扩散处理。在漂移区12和保护环区14内分别注入掺杂离子之后，通过将半导体衬底10在900℃~1300℃左右的高温下退火（加热），使得掺杂离子在半导体衬底10内扩散。所述退火处理例如在1100℃下进行5小时~7小时。然而，加热温度和时间可根据非对称HVMOS的尺寸和特性适宜设置。第二导电类型掺杂离子的扩散区域形成漂移区12，第一导电类型掺杂离子的扩散区域形成保护环区14。

接着，在步骤S12中，形成绝缘区22和绝缘区24。绝缘区22和绝缘区24可通过使用掩膜的现有LOCOS工艺或STI工艺形成。在LOCOS工艺中，可以以氧化硅（SiO₂）膜或氮化硅（SiN）膜为掩膜，在持续提供氧气（O₂）的条件下加热半导体衬底10，以将半导体衬底10表面的掩膜开口区域热氧化，从而形成绝缘区22或绝缘区24。在STI工艺中，可在开口区域内形成刻蚀沟槽，然后通过高密度等离子体CVD等工艺在沟槽内填充绝缘膜，最后通过化学机械研磨法（CMP）将相应区域平坦化，从而形成绝缘区22或绝缘区24。

然后，在步骤S14中，形成栅绝缘层26。栅绝缘层26可通过使用四乙氧基硅烷（TEOS）的化学气相沉积法（CVD）形成。此外，栅绝缘层26也可通过使用氧气（O₂）等含氧气体或氮气（N₂）等含氮气体的热氧化法形成。所生成的栅绝缘层26以使用光刻胶的光刻工艺以及刻蚀工艺进行处理，刻蚀处理后的栅绝缘层26位于半导体衬底10的表面上，且覆盖范围横跨保护环区14和漂移区12的一部分以及绝缘区22的一部分。当非对称HVMOS的工作电压范围为25V~40V左右时，栅绝缘层26的厚度例如为60nm以上且100nm以下。

接着，在步骤S16中，形成MVMOS和LVMOS的阱区30和栅绝缘层38。MVMOS和LVMOS的阱区30通过掺杂离子注入处理和退火扩散处理形成。

具体的，在半导体衬底10的表面上，可先形成与LVMOS的阱区30对应的区域为开口区域的光刻胶层，以用作掩膜。光刻胶层可通过光刻技术图形化。以光刻胶层为掩膜，在半导体衬底10的表面注入p型掺杂离子（硼（B）或二氟化硼（BF₂））。在离子注入中，硼离子分别以150keV以上且250keV以下的能量和1.5×10¹³以上且2.5×10¹³/cm²以下的密度、80keV以上且120keV以下的能量和4×10¹²以上且1×10¹³/cm²以下的密度、以及7keV以上且20keV以下的能量和1×10¹³以上且3×10¹³/cm²以下的密度注入。然而，掺杂离子的注入密度和注入深度等可根据LVMOS的尺寸和特性适宜设置。离子注入之后，去除光刻胶层。

此外，形成与MVMOS的阱区30对应的区域为开口区域的光刻胶层，以用作掩膜。光刻胶层可通过光刻技术图形化。以光刻胶层为掩膜，在半导体衬底10的表面注入p型掺杂离子（硼（B）或二氟化硼（BF₂））。在离子注入中，硼离子分别以150keV以上且250keV以下的能量和1.5×10¹³以上且2.5×10¹³/cm²以下的密度、80keV以上且120keV以下的能量和4×10¹²以上且1×10¹³/cm²以下的密度、以及20keV以上且30keV以下的能量和1×10¹²以上且3×10¹³/cm²以下的密度注入。然而，掺杂离子的注入密度和注入深度等可根据LVMOS的尺寸和特性适宜设置。离子注入之后，去除光刻胶层。

在此之后，进行离子激活处理。在对MVMOS和LVMOS的阱区30进行掺杂离子注入后，通过在900℃~1100℃左右的高温下对半导体衬底10进行退火（加热）而将半导体衬底10内的掺杂离子激活。退火处理例如在1050℃下进行30秒~60秒。然而，加热温度和时间可根据MVMOS和LVMOS的尺寸和特性适宜设置。第一导电类型掺杂离子的激活区域形成MVMOS和LVMOS的阱区30。

随后，在半导体衬底10的表面上形成处于MVMOS和LVMOS的阱区30形成区域上方的MVMOS和LVMOS的栅绝缘层38。栅绝缘层38可通过使用氧气（O₂）等含氧气体或氮气（N₂）等含氮气体的热氧化法形成。通过以使用光刻胶的光刻工艺以及刻蚀工艺进行处理，分别在半导体衬底10表面上形成位于LVMOS的阱区30上的LVMOS的栅绝缘层38和位于MVMOS的阱区30b上的MVMOS的栅绝缘层38。例如，可以先去除半导体衬底10表面的垫氧化层，利用图形化的光刻胶层作为掩膜，通过热氧化在MVMOS的阱区30上形成MVMOS的栅绝缘层38，去除光刻胶层，然后再次利用图形化的光刻胶作为掩膜，通过热氧化在LVMOS的阱区30上形成LVMOS的栅绝缘层38。当MVMOS的工作电压范围为5V~7V左右时，MVMOS的栅绝缘层38的厚度例如为10nm~20nm左右。当LVMOS的工作电压范围为1.2V~1.5V左右时，LVMOS栅绝缘层38的厚度例如为4nm以下。

然后，在步骤S18中，形成非对称HVMOS的栅极28以及MVMOS和LVMOS的栅极40。此外，还通过离子注入以形成非对称HVMOS的源极扩展区16a以及MVMOS的扩展区36。

具体的，栅极28形成于非对称HVMOS的栅绝缘层26上，栅极40形成于MVMOS和LVMOS的栅绝缘层38上。栅极28和栅极40的形成方法并无具体限制，但是在利用多晶硅制作栅极的情形中，可采用使用硅烷（SiH4）等含硅气体的化学气相沉积法（CVD法）。当栅极28和栅极40为金属层时，可采用气相沉积法、溅射法以及化学气相沉积法（CVD法）等。通过以使用光刻胶的光刻工艺以及刻蚀工艺进行处理，形成非对称HVMOS的栅极28以及MVMOS和LVMOS的栅极40所需的图案。此时，栅绝缘层26的区域比栅极28的区域拓宽，超出余边距离X1（例如为栅绝缘层26从与栅极28的重叠区域向源区一侧延伸0.1μm~0.2μm左右宽度的重叠余边部分）。

随后，参照图5和图6，进行针对非对称HVMOS的源极扩展区16a和MVMOS的扩展区36的离子注入处理。如图5所示，先在非对称HVMOS的源极扩展区16a和MVMOS的形成区域之外的区域形成用作掩膜的光刻胶层R。光刻胶层R可通过光刻技术图形化。此外，当第二导电类型为N型时，以光刻胶层R为掩膜，在半导体衬底10表面注入N型掺杂离子（磷（P）或砷（As））。其中，磷离子以60keV以上且100keV以下的能量和1×10¹³以上且3×10¹³/cm²以下的密度注入（S18对应截面图中n表示N型掺杂离子注入）。然而，掺杂离子的注入密度和注入深度等可根据非对称HVMOS的源极扩展区16a和MVMOS的扩展区36所需的特性适宜设置。离子注入之后，去除光刻胶层R。

随后，进行离子激活处理。在针对非对称HVMOS的源极扩展区16a和MVMOS的扩展区36进行掺杂离子注入后，通过在900℃~1050℃左右的高温下对半导体衬底10进行退火（加热）而将半导体衬底10内的掺杂离子激活。退火处理例如进行10秒~30秒。然而，加热温度和时间可根据非对称HVMOS的源极扩展区16a和MVMOS的扩展区36所需的特性适宜设置。掺杂离子激活区域形成非对称HVMOS的源极扩展区16a和MVMOS的扩展区36。

此处，通过适当设置针对MVMOS的扩展区36的掺杂离子注入能量，可同时在栅绝缘层26的不与栅极28重叠的余边距离X1部分下方的半导体衬底10内注入掺杂离子。例如，通过将针对MVMOS的扩展区36的掺杂离子注入能量设为60keV以上且100keV以下，使其可透过较厚（厚度例如为60nm~100nm）的栅绝缘层26，在半导体衬底10中注入掺杂离子。此外，通过进行离子激活处理，可以在形成MVMOS的扩展区36的同时，在保护环区14内形成非对称HVMOS的源极扩展区16a，所述源极扩展区16a从绝缘区24靠近栅绝缘层26的一端向沟道区延伸，可以延伸余边距离X1从而延伸至栅极28下方连接沟道区。如此，相对于分开注入以分别形成非对称HVMOS的源极扩展区16a和MVMOS的扩展区36的方式，可以减少半导体器件100的制造步骤。此外，由于非对称HVMOS的源极扩展区16a以相对于栅极28靠近源区一侧的端部自对准（Self-alignment）的方式形成，因此可以提高非对称HVMOS的源极扩展区16a相对于栅长变动的设置精度。

本发明实施例中，非对称HVMOS的源极扩展区16a与MVMOS的扩展区36具有不同作用。具体而言，非对称HVMOS的源极扩展区16a用作连接源区16b与非对称HVMOS的沟道区的区域。因此，通过设置非对称HVMOS的源极扩展区16a，可以减小非对称HVMOS的阈值电压Vth的离差。与此相对的，MVMOS的扩展区36是用于缓和MVMOS的漏区34的电场。

接着，在步骤S20中，形成LVMOS的扩展区36。其中，先在LVMOS的扩展区36的形成区域之外的区域制作用作掩膜的光刻胶层。光刻胶层可通过光刻技术图形化。此外，当第二导电类型为N型时，以光刻胶层为掩膜，在半导体衬底10表面注入N型掺杂离子（磷（P）或砷（As））。其中，砷离子以2keV以上且4keV以下的能量和6×10¹⁴以上且2×10¹⁵/cm²以下的密度注入。然而，掺杂离子的注入密度和注入深度等可根据LVMOS的扩展区36所需的特性适宜设置。离子注入之后，去除光刻胶层。在此之后，进行离子激活处理。在LVMOS的扩展区36的掺杂离子注入后，通过在1000℃~1050℃左右的高温下对半导体衬底10进行尖峰退火（加热）而将半导体衬底10内的掺杂离子激活。然而，加热温度和时间可根据LVMOS的扩展区36所需的特性适宜设置。掺杂离子激活区域形成LVMOS的扩展区36。

然后，在步骤S22中，在非对称HVMOS的栅极28以及MVMOS和LVMOS的栅极40的侧面形成由绝缘材料构成的侧墙S。侧墙S可通过使用四乙氧基硅烷（TEOS）的化学气相沉积法（CVD）形成。此外，侧墙S也可以通过使用氧气（O₂）等含氧气体或氮气（N₂）等含氮气体的化学气相沉积法（CVD）形成。通过对绝缘材料进行刻蚀处理，使得其仅保留位于非对称HVMOS的栅极28以及MVMOS和LVMOS的栅极40侧面的部分，从而形成侧墙S。

接着，在步骤S24中，形成非对称HVMOS的源区16b和漏区18、以及MVMOS和LVMOS的源区32和漏区34。非对称HVMOS的源区16b和漏区18以及MVMOS和LVMOS的源区32和漏区34通过掺杂离子注入处理和退火扩散处理形成。

具体的，可在半导体衬底10表面上形成与非对称HVMOS的源区16b和漏区18以及MVMOS和LVMOS的源区32和漏区34对应的区域为开口区域的光刻胶层，以用作掩膜。光刻胶层可通过光刻技术图形化。此外，当第二导电类型为n型时，以光刻胶层为掩膜，在半导体衬底10表面注入n型掺杂离子（磷（P）或砷（As））。其中，砷离子以20keV以上且25keV以下的能量和2×10¹⁵/cm²以上且5×10¹⁵/cm²以下的密度注入。此外，磷离子以20keV以上且30keV以下的能量和3×10¹³以上且1×10¹⁴/cm²以下的密度注入（步骤S24对应截面图中nn表示N型掺杂离子注入）。然而，掺杂离子的注入密度和注入深度等可根据非对称HVMOS的源区16b和漏区18以及MVMOS和LVMOS的源区32和漏区34所需的特性适宜设置。离子注入之后，去除光刻胶层。

如此，通过同时进行非对称HVMOS的源区16b和漏区18以及MVMOS和LVMOS的源区32和漏区34的掺杂离子注入，相对于分开注入方式可以减少半导体器件100的制造步骤。

然后，在步骤S26中，形成非对称HVMOS的抽头区20。非对称HVMOS的抽头区20可通过掺杂离子注入处理和退火扩散处理形成。

具体的，可在半导体衬底10表面上形成与非对称HVMOS的抽头区20对应的区域为开口区域的光刻胶层，以用作掩膜。光刻胶层可通过光刻技术图形化。以光刻胶层为掩膜，在半导体衬底10的表面注入p型掺杂离子（硼（B）或二氟化硼（BF₂））。在离子注入中，二氟化硼以5keV以上且10keV以下的能量和2×10¹⁵以上且3×10¹⁵/cm²以下的密度进行离子注入。此外，硼离子例如以5keV以上且10keV以下的能量和2×10¹³以上且5×10¹³/cm²以下的密度注入。然而，掺杂离子的注入密度和注入深度等可根据非对称HVMOS的尺寸和特性适宜设置。离子注入之后，去除光刻胶层。

在此之后，进行离子激活处理。在非对称HVMOS的抽头区20的掺杂离子注入后，通过在1000℃~1050℃左右的高温下对半导体衬底10进行尖峰退火（加热）而将半导体衬底10内的掺杂离子激活。掺杂离子激活区域形成非对称HVMOS的源区16b和漏区18、MVMOS和LVMOS的源区32和漏区34以及非对称HVMOS的抽头区20。

实施例三：半导体器件

图7为本发明一实施例的包含非对称HVMOS、MVMOS和LVMOS的半导体器件的截面示意图。如图7所示，半导体器件102包括非对称结构的HVMOS以及对称结构的MVMOS和LVMOS。

在图7中，仅示出半导体器件102的非对称HVMOS中于本实施例较为重要的源极扩展区16a和源区16b一侧的结构。图7作为用于说明半导体器件102基本结构的示意图，强调示出构成半导体器件102的各个部分，所示各部分的平面方向尺寸和厚度方向尺寸可能与实际尺寸不成比例。

本实施例中，半导体器件102中的非对称HVMOS包括半导体衬底10、漂移区12、保护环区14、源极扩展区16a、源区16b、漏区18、抽头区20、绝缘区22、绝缘区24、栅绝缘层26以及栅极28。

半导体器件102与实施例一中的半导体器件100的区别主要在于源极扩展区16a。本实施例中，源极扩展区16a构成非对称HVMOS的源极的一部分。源极扩展区16a与漂移区12具有相同导电类型，即第二导电类型。源极扩展区16a的掺杂浓度优选为1×10¹⁷/cm³以上且1×10¹⁸/cm³以下。源极扩展区16a在保护环区14内自绝缘区24区域的下方延伸至与栅绝缘层26和栅极28重叠的区域。也就是说，源极扩展区16a延伸至栅极28下方的沟道区。

此外，在半导体器件102中，除了非对称HVMOS之外，同一半导体衬底10上还形成中压场效应晶体管（MVMOS：Middle Voltage Metal Oxide Semiconductor）和低压场效应晶体管（LVMOS：Low Voltage Metal Oxide Semiconductor）。并且，半导体器件102中的MVMOS与实施例一中的半导体器件100中的MVMOS的类型有所不同，实施例一中的半导体器件100中的MVMOS示例为n沟道MOS器件，本实施例中的半导体器件102中的MVMOS示例为p沟道MOS器件，与之相应的，实施例一中的半导体器件100和本实施例中的半导体器件102中的非对称HVMOS均示例为n沟道MOS器件。可以理解，在另一实施例中，本发明的半导体器件也可以同时包括n沟道的MVMOS和p沟道的MVMOS。

本实施例中，半导体器件102的MVMOS包括形成于半导体衬底10（P型）中的阱区30b（N型）、形成于该阱区30b内的高浓度P型的源区32b和漏区34b、自源区32b和漏区34b延伸而出且浓度低于源区32b和漏区34b的P型的扩展区36b、自源区32b横跨至漏区34b的栅绝缘层38以及形成于栅绝缘层38上的多晶硅等材质的栅极40。

实施例四：半导体器件的制造方法

图8和图9示出了半导体器件102的制造方法对应的截面示意图。图8和图9强调示出构成半导体器件102的各个部分，所示各个部分的平面方向尺寸和厚度方向尺寸可能与实际尺寸不成比例。

以下，以半导体衬底10为作为第一导电类型的p型掺杂的硅衬底的情形进行描述。在含p沟道非对称HVMOS的半导体器件102的情形中，只需将第一导电类型替换为n型，并将第二导电类型替换为p型即可。

参照图8，本实施例的制造半导体器件的方法中，首先在步骤S30中，形成漂移区12和保护环区14。漂移区12和保护环区14通过掺杂离子注入处理和退火扩散处理形成。该步骤中的处理与半导体器件100的制造方法中步骤S10中的处理相同，因此不再赘述。

接着，在步骤S32中，形成绝缘区22和绝缘区24。该步骤中的处理与半导体器件100的制造方法中步骤S12中的处理相同，因此不再赘述。

然后，在步骤S34中，形成栅绝缘层26。该步骤中的处理与半导体器件100的制造方法中步骤S14中的处理相同，因此不再赘述。

接着，在步骤S36中，形成LVMOS中的阱区30。此外，还进行MVMOS阱区30b以及非对称HVMOS的源极扩展区16a的离子注入处理。

具体的，可在半导体衬底10表面上形成与LVMOS的阱区30对应的区域为开口区域的光刻胶层，以作为掩膜。光刻胶层可通过光刻技术图形化。以光刻胶层为掩膜，在半导体衬底10的表面注入P型掺杂离子（硼（B）或二氟化硼（BF₂））。在离子注入中，硼离子分别以150keV以上且250keV以下的能量和1.5×10¹³以上且2.5×10¹³/cm²以下的密度、80keV以上且120keV以下的能量和4×10¹²以上且1×10¹³/cm²以下的密度、以及7keV以上且20keV以下的能量和1×10¹³以上且3×10¹³/cm²以下的密度注入（步骤S36对应截面图中n表示N型掺杂离子注入）。然而，掺杂离子的注入密度和注入深度等可根据LVMOS的尺寸和特性适宜设置。离子注入之后，去除光刻胶层。

在去除用于限定离子注入范围的光刻胶层后，在半导体衬底10表面上形成与MVMOS的阱区30b和非对称HVMOS的源极扩展区16a对应的部分为开口区域的光刻胶层R，以用作掩膜。光刻胶层R可通过光刻技术图形化。其中，光刻胶层R用于形成下述栅绝缘层26的余边距离X1的区域同样形成为开口区域。以光刻胶层为掩膜，在半导体衬底10的表面注入N型掺杂离子（磷（P）或砷（As））。在离子注入中，磷离子分别以400keV以上且600keV以下的能量和1.5×10¹³以上且2.5×10¹³/cm²以下的密度、200keV以上且300keV以下的能量和5×10¹²以上且1×10¹³/cm²以下的密度、以及60keV以上且80keV以下的能量和1×10¹²以上且3×10¹²/cm²以下的密度注入（p表示P型掺杂离子注入）。然而，掺杂离子的注入密度和注入深度等可根据MVMOS的阱区30b以及非对称HVMOS的源极扩展区16a所需的特性适宜设置。离子注入之后，去除光刻胶层R。

随后，进行离子激活处理。在LVMOS的阱区30、MVMOS的阱区30b以及非对称HVMOS的源极扩展区16a的掺杂离子注入之后，通过在900℃~1100℃左右的高温下对半导体衬底10进行退火（加热）而将半导体衬底10内的掺杂离子激活。退火处理例如在1050℃下进行30秒~60秒。然而，加热温度和时间可根据MVMOS和LVMOS的尺寸和特性适宜设置。如此，即形成LVMOS的阱区30、MVMOS的阱区30b以及非对称HVMOS的源极扩展区16a。

其中，在针对MVMOS的阱区30b的掺杂离子注入能量下，通常易于穿透非对称HVMOS的厚度为60nm~100nm的栅绝缘层26，因此可以同时在余边距离X1范围的栅绝缘层26下方的半导体衬底10内注入掺杂离子。通过进一步进行离子激活处理，可以在形成MVMOS的阱区30b的同时，在保护环区14内形成非对称HVMOS的源极扩展区16a，所述源极扩展区16a从靠近绝缘区24的一端向沟道区延伸，可以延伸余边距离X1从而延伸至栅极28下方连接沟道区。如此，相对于分开注入以分别形成非对称HVMOS的源极扩展区16a和MVMOS的阱区30b的方式，可以减少半导体器件102的制造步骤。

然后，在步骤S38中，形成MVMOS和LVMOS的栅绝缘层38。此外，还形成非对称HVMOS的栅极28以及MVMOS和LVMOS的栅极40。

栅绝缘层38形成于半导体衬底10表面上处于MVMOS的阱区30b和LVMOS的阱区30形成区域的上方。栅绝缘层38可通过使用氧气（O₂）等含氧气体或氮气（N₂）等含氮气体的热氧化法形成。通过以使用光刻胶的光刻工艺以及刻蚀工艺进行处理，分别在半导体衬底10表面上形成位于LVMOS的阱区30上的LVMOS的栅绝缘层38和位于MVMOS的阱区30b上的MVMOS的栅绝缘层38。例如，可以先去除半导体衬底10表面的垫氧化层，利用图形化的光刻胶层作为掩膜，通过热氧化形成MVMOS的栅绝缘层38，去除光刻胶层，然后再次利用图形化的光刻胶作为掩膜，通过热氧化形成LVMOS的栅绝缘层38。

当MVMOS的工作电压范围为5V~7V左右时，MVMOS的栅绝缘层38的厚度例如为10nm~20nm左右。当LVMOS的工作电压范围为1.2V~1.5V左右时，LVMOS的栅绝缘层38的厚度例如为4nm以下。

此外，步骤S38还形成非对称HVMOS的栅极28以及MVMOS和LVMOS的栅极40。栅极28形成于非对称HVMOS的栅绝缘层26上，而MVMOS和LVMOS的栅极40分别形成于MVMOS和LVMOS的栅绝缘层38上。栅极28和栅极40的形成方法并无具体限制，但是在利用多晶硅制作栅极的情形中，可采用使用硅烷（SiH₄）等含硅气体的化学气相沉积法（CVD法）。当栅极28和栅极40为金属层时，可采用气相沉积法、溅射法、化学气相沉积法（CVD法）等。通过以使用光刻胶的光刻工艺以及刻蚀工艺进行处理，形成非对称HVMOS的栅极28以及MVMOS和LVMOS的栅极40所需的区域。此时，栅绝缘层26的区域比栅极28的区域拓宽，超出余边距离X1（例如为栅绝缘层26从与栅极28的重叠区域向源区一侧延伸0.1μm~0.2μm左右宽度的重叠余边部分）。

接着，在步骤S40中，形成MVMOS的扩展区36b和LVMOS的扩展区36。

其中，针对MVMOS的扩展区36b，进行离子注入处理。具体先在MVMOS的扩展区36的形成区域之外的区域形成用作掩膜的光刻胶层。光刻胶层可通过光刻技术图形化。再以光刻胶层为掩膜，在半导体衬底10的表面注入p型掺杂离子（硼（B）或二氟化硼（BF₂））。在离子注入中，硼离子以15keV以上且25keV以下的能量和1×10¹³以上且3×10¹³/cm²以下的密度进行离子注入。然而，掺杂离子的注入密度和注入深度等可根据MVMOS的扩展区36b所需的特性适宜设置。离子注入之后，去除光刻胶层。

此外，还针对LVMOS的扩展区36，进行离子注入处理。具体先在LVMOS的扩展区36的形成区域之外的区域形成用作掩膜的光刻胶层。光刻胶层可通过光刻技术图形化。再以光刻胶层为掩膜，在半导体衬底10的表面注入n型掺杂离子（磷（P）或砷（As））。其中，砷离子以2keV以上且4keV以下的能量和6×10¹⁴/cm²以上且2×10¹⁵/cm²以下的密度注入。然而，掺杂离子的注入密度和注入深度等可根据LVMOS的扩展区36所需的特性适宜设置。离子注入之后，去除光刻胶层。

在此之后，进行离子激活处理。在MVMOS的扩展区36b和LVMOS的扩展区36的掺杂离子注入完成后，通过在1000℃~1050℃左右的高温下对半导体衬底10进行尖峰退火（加热）而将半导体衬底10内的掺杂离子激活。然而，加热温度和时间可根据MVMOS的扩展区36b和LVMOS的扩展区36所需的特性适宜设置。掺杂离子激活区域形成MVMOS的扩展区36b和LVMOS的扩展区36。

然后，在步骤S42中，在非对称HVMOS的栅极28以及MVMOS和LVMOS的栅极40的侧面形成由绝缘材料构成的侧墙S。该步骤中的处理与实施例二的半导体器件100制造方法中步骤S22中的处理相同，因此不再赘述。

接着，在步骤S44中，进行用于形成非对称HVMOS的源区16b和漏区18以及LVMOS的源区32和漏区34的离子注入处理。

具体的，先在半导体衬底10表面上形成与非对称HVMOS的源区16b和漏区18以及LVMOS的源区32和漏区34对应的区域为开口区域的光刻胶层R，以用作掩膜（见图9中的步骤S44）。光刻胶层可通过光刻技术图形化。再以光刻胶层为掩膜，在半导体衬底10表面注入N型掺杂离子（磷（P）或砷（As））（步骤S44对应截面图中nn表示N型掺杂离子注入）。其中，砷离子以20keV以上且25keV以下的能量和2×10¹⁵/cm²以上且5×10¹⁵/cm²以下的密度注入。磷离子以20keV以上且30keV以下的能量和3×10¹³以上且1×10¹⁴/cm²以下的密度注入。然而，掺杂离子的注入密度和注入深度等可根据非对称HVMOS的源区16b和漏区18以及LVMOS的源区32和漏区34所需的特性适宜设置。离子注入之后，去除光刻胶层R。

然后，在步骤S46中，进行用于形成非对称HVMOS的抽头区20以及MVMOS的源区32b和漏区34b的离子注入处理。

具体在半导体衬底10表面上形成与非对称HVMOS的抽头区20以及MVMOS的源区32b和漏区34b对应的区域为开口区域的光刻胶层R，以用作掩膜。光刻胶层可通过光刻技术图形化。此外，以光刻胶层为掩膜，在半导体衬底10表面注入P型掺杂离子（硼（B）或二氟化硼（BF₂））。在离子注入中，二氟化硼以5keV以上且10keV以下的能量和2×10¹⁵以上且3×10¹⁵/cm²以下的密度进行离子注入。此外，硼离子例如以5keV以上且10keV以下的能量和2×10¹³以上且5×10¹³/cm²以下的密度注入。然而，掺杂离子的注入密度和注入深度等可根据非对称HVMOS的抽头区20以及MVMOS的源区32b和漏区34b所需的特性适宜设置。离子注入之后，去除光刻胶层。

随后，进行离子激活处理。本实施例中，在非对称HVMOS的源区16b和漏区18、LVMOS源区32和漏区34、非对称HVMOS的抽头区20以及MVMOS的源区32b和漏区34b的掺杂离子注入完成后，通过在1000℃~1050℃左右的高温下对半导体衬底10进行尖峰退火（加热）而将半导体衬底10内的掺杂离子激活。然而，加热温度和时间可根据非对称HVMOS的源区16b和漏区18、LVMOS源区32和漏区34、HVMOS抽头区20以及MVMOS源区32b和漏区34b所需的特性适宜设置。掺杂离子激活区域形成HVMOS源区16b和漏区18、LVMOS源区32和漏区34、HVMOS抽头区20以及MVMOS源区32b和漏区34b。

第五实施例：半导体器件的特性

可对如图14所示的半导体器件200中非对称HVMOS 的源区浓度分布和本发明一实施例的半导体器件100中非对称HVMOS 的源区浓度分布进行模拟。在该些模拟中，例如设置LVMOS的栅长为100nm以下，而且LVMOS的源区32和漏区34的离子注入使用降低的离子注入能量。模拟结果表明，在半导体器件200采用的非对称HVMOS结构的源区中，对于非对称HVMOS，无论栅绝缘层26厚度为77nm还是87nm，掺杂物均未充分扩散至栅绝缘层26相对于栅极28超出的宽度部分（对应于余边距离X1）并到达栅极28下方的沟道区。与此相比，本发明实施例的半导体器件100采用的非对称HVMOS结构中，无论栅绝缘层26厚度为77nm还是87nm，通过设置源极扩展区16a，源极扩展区16a和源区16b中的电场得到扩展，从而使得掺杂物能够充分扩散，并且穿过栅绝缘层26相对于栅极28超出的宽度部分（对应于余边距离X1）并到达栅极28下方的沟道区。

图10为不同栅绝缘层厚度（T1）下一种现有半导体器件中非对称HVMOS的栅源电压（Vgs）与漏源电流（Ids）之间关系的模拟结果。图11为不同栅绝缘层厚度下本发明一实施例的半导体器件中非对称HVMOS的栅源电压与漏源电流之间关系的模拟结果。结合图14，图10示出的是半导体器件200采用的非对称HVMOS结构中栅源电压（Vgs）和源漏电流（Ids）之间的关系。结合图1，图11示出的是实施例一的半导体器件100采用的非对称HVMOS结构中栅源电压（Vgs）和漏源电流（Ids）之间的关系。

如图10所示，在现有非对称HVMOS结构中，当将栅绝缘层26的厚度从77nm增大至87nm时，栅源电压（Vgs）和漏源电流（Ids）之间关系发生大幅变化。与此相比，如图11所示，在本发明实施例的半导体器件100采用的非对称HVMOS结构中，当将栅绝缘层26的厚度从77nm增大至87nm时，栅源电压（Vgs）和漏源电流（Ids）之间关系的变化幅度较现有非对称HVMOS结构的变化幅度小。

图12为阈值电压随HVMOS栅绝缘层厚度的变化关系的模拟结果。图13为漏源电流随HVMOS栅绝缘层厚度的变化关系的模拟结果。结合图14和图1，图12示出了现有半导体器件200和本发明实施例的半导体器件100中非对称HVMOS的栅绝缘层26的厚度与阈值电压（Vth）的关系。图13示出了现有半导体器件200和本发明实施例的半导体器件100中非对称HVMOS的栅绝缘层26的厚度与漏源电流（Ids）的关系。

如图12所示，本实施例半导体器件100采用的非对称HVMOS结构具有源极扩展区，其中阈值电压（Vth）随栅绝缘层26厚度的变化而变化的幅度小于现有非对称HVMOS 结构中阈值电压（Vth）的变化幅度。也就是说，本发明实施例的半导体器件中，阈值电压（Vth）受栅绝缘层26的厚度影响小，较现有非对称HVMOS结构变得更为稳定。

此外，如图13所示，本发明实施例的半导体器件100中漏源电流（Ids）随栅绝缘层26厚度的变化而变化的幅度小于现有非对称HVMOS结构中漏源电流（Ids）的变化幅度。也就是说，本发明实施例的半导体器件中，漏源电流（Ids）受栅绝缘层26的厚度影响小，较现有非对称HVMOS结构变得更为稳定。

另外，研究表明，除了受栅绝缘层26厚度影响程度降低之外，采用本发明实施例的半导体器件还可减小受余边距离X1离差影响的半导体器件中每个元件的阈值电压（Vth）和漏源电流（Ids）的离差。

如上所述，利用本发明实施例描述的半导体器件，可提高含非对称HVMOS的半导体器件的特性。也能够减小含非对称HVMOS的半导体器件中每个元件的阈值电压（Vth）和源极-漏极电流（Ids）离差，从而使得器件性能更加稳定。其中，对于LVMOS栅长为100nm以下的结构，尤为有效。除此之外，利用本发明实施例描述的半导体器件的制造方法，对于含具有上述优良特性的非对称HVMOS以及MVMOS和LVMOS的半导体器件，还有助于简化制造过程，从而减低制造成本。

需要说明的是，本说明书中的实施例采用递进的方式描述，每个部分重点说明的都是与前述部分的不同之处，各个部分之间相同和相似的地方可以互相参照理解。

上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。