阅读说明：本技术 一种改进栅结构的槽栅vdmos器件 (Groove gate VDMOS device with improved gate structure ) 是由 涂俊杰 顾航 高巍 戴茂州 于 2021-04-15 设计创作，主要内容包括：本发明提供一种改进栅结构的槽栅VDMOS器件,包括栅极结构、源极结构、漏极结构和漂移区结构：栅极结构包括栅极金属、重掺杂第一导电类型多晶硅栅电极、轻掺杂第二导电类型多晶硅电极、沟槽氧化层、隔离氧化层；源极结构包括重掺杂第一导电类型源区、中等掺杂第二导电类型体区、重掺杂第二导电类型欧姆接触区、源极金属；漂移区结构包括轻掺杂第一导电类型漂移区；漏极结构包括重掺杂第一导电类型漏区和漏极金属,本发明中的掺杂方式在多晶硅栅内引入了二极管结构,所以分区掺杂的多晶硅栅极内部会形成一个PN结势垒电容,原本的栅漏电容会与分区异型掺杂的栅内PN结电容耦合,从而减小总的栅漏电容,降低器件开关损耗,提高开关速度。(The invention provides a groove grid VDMOS device with an improved grid structure, which comprises a grid structure, a source structure, a drain structure and a drift region structure: the grid structure comprises grid metal, a heavily doped first conduction type polycrystalline silicon grid electrode, a lightly doped second conduction type polycrystalline silicon electrode, a groove oxidation layer and an isolation oxidation layer; the source electrode structure comprises a heavily doped first conduction type source region, a moderately doped second conduction type body region, a heavily doped second conduction type ohmic contact region and source electrode metal; the drift region structure comprises a lightly doped drift region of the first conductivity type; the drain electrode structure comprises a heavily doped drain region of a first conductivity type and drain electrode metal, and the doping mode in the invention introduces a diode structure into the polysilicon gate, so that a PN junction barrier capacitor can be formed inside the polysilicon gate doped in a partition, and the original gate drain capacitor can be coupled with the PN junction capacitor in the gate doped in a partition special shape, thereby reducing the total gate drain capacitor, reducing the switching loss of a device and improving the switching speed.)

一种改进栅结构的槽栅VDMOS器件

技术领域

本发明属于功率半导体器件技术领域，具体涉及到一种改进栅结构的槽栅VDMOS。

背景技术

功率VDMOS是垂直双扩散金属-氧化物-半导体场效应晶体管，是电压控制的纵向单极型器件，具有击穿电压高，开关速度快等优点。槽栅VDMOS相较于平面栅VDMOS用沟槽栅替代了平面栅，降低了导通电阻。但是在高频的应用领域，功率器件的开关损耗大仍是亟需解决的问题，因为开关电源模块的转换效率与功率器件的开关损耗密切相关。

功率器件的动态功耗由器件内部的寄生电容大小决定，其中VDMOS的内部寄生电容主要由栅源电容C _gs，栅漏电容C _gd，漏源电容C _ds三部分组成。输入电容C _iss决定器件的输入损耗， C _iss=C _gs+C _gd。反向传输电容C _rss决定器件的开关速度，C _rss=C _gd，输出电容C _oss决定器件的输出损耗，C _oss=C _gd+C _ds。栅漏电容C _gd与器件的开关损耗和开关速度都有关，因此为了降低器件功耗，提升开关电源模块的效率，需要降低C _gd。对于槽栅VDMOS来说，槽栅底部与漂移区交叠，C _gd较大，故开关损耗较高。

发明内容

本发明针对上述问题，提供了一种改进栅结构的槽栅VDMOS器件，通过降低器件的栅漏电容C _gd，来降低器件动态功耗，提高开关速度，且器件的制造工艺简单。

本发明所采用的技术方案如下：

一种改进栅结构的槽栅VDMOS器件，包括栅极结构、源极结构、漏极结构和漂移区结构：

所述栅极结构包括栅极金属11、两个重掺杂第一导电类型多晶硅栅电极8、两个重掺杂第一导电类型多晶硅栅电极8之间的轻掺杂第二导电类型多晶硅电极7、轻掺杂第二导电类型多晶硅电极7和重掺杂第一导电类型多晶硅栅电极8周围的沟槽氧化层9；沟槽氧化层9作为重掺杂第一导电类型多晶硅栅电极8、轻掺杂第二导电类型多晶硅电极7与外部半导体区域的隔绝层，所述重掺杂第一导电类型多晶硅栅电极8与上方的栅极金属11相连，轻掺杂第二导电类型多晶硅电极7不与栅极金属11相连且其上覆盖隔离氧化层10；

所述源极结构包括重掺杂第一导电类型源区2、重掺杂第一导电类型源区2下方的中等掺杂第二导电类型体区3，重掺杂第二导电类型欧姆接触区1伸入中等掺杂第二导电类型体区3的内部，重掺杂第二导电类型欧姆接触区1上方为源极金属6；源极金属6与重掺杂的第一导电类型源区2的侧面接触，源极金属6与重掺杂第二导电类型欧姆接触区1的上表面接触，且源极金属6的下表面高于重掺杂第一导电类型源区2的下表面；中等掺杂第二导电类型体区3的下表面高于重掺杂第一导电类型多晶硅栅电极8的下表面、低于重掺杂第二导电类型欧姆接触区1的下表面；

所述漂移区结构包括重掺杂第一导电类型衬底5上方的轻掺杂第一导电类型漂移区4；

所述漏极结构包括漏极金属、重掺杂第一导电类型衬底5；漏极金属覆盖整个重掺杂第一导电类型衬底5的下表面。

作为优选方式，所述沟槽VDMOS器件中的半导体材料选自硅、碳化硅、砷化镓、磷化铟或锗硅。

作为优选方式，第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体；或者第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体。

作为优选方式，轻掺杂为杂质浓度量级在1e16cm^-3及以下的掺杂。

作为优选方式，中等掺杂为杂质浓度量级在1e16cm^-3到1e18cm^-3之间的掺杂。

作为优选方式，重掺杂为杂质浓度量级大于1e18cm^-3的掺杂。

本发明的有益效果为：本发明在传统的槽栅VDMOS器件的结构上，将均匀的重掺杂多晶硅栅极改进为了分区异型掺杂的多晶硅栅极。两侧的多晶硅仍为重掺杂多晶，中间部分的多晶进行轻掺杂。两侧重掺杂多晶与栅极金属相连，中间轻掺杂多晶浮空。上述掺杂方式在多晶硅栅内引入了一个二极管结构。因为低掺杂多晶硅浮空，所以分区掺杂的多晶硅栅极内部会形成一个PN结势垒电容，原本的栅漏电容会与分区异型掺杂的栅内PN结电容耦合，从而减小总的栅漏电容。可以通过调整栅内两种类型的掺杂浓度来调节栅漏电容的大小。栅漏电容的减小可以降低器件开关损耗，提高开关速度。

附图说明

图1是本发明改进栅结构的槽栅VDMOS的元胞结构示意图；

图2是本发明改进栅结构的槽栅VDMOS器件栅漏电容的等效电容示意图；

图1中，1为重掺杂第二导电类型欧姆接触区，2为重掺杂第一导电类型源区，3为中等掺杂第二导电类型体区，4为轻掺杂第一导电类型漂移区，5为重掺杂第一导电类型衬底，6为源极金属，7为轻掺杂第二导电类型多晶硅电极，8为重掺杂第一导电类型多晶硅栅电极，9为沟槽氧化层，10为隔离氧化层，11是栅极金属。

图2中，C _GD1为重掺杂第一导电类型多晶硅栅电极8与沟槽侧壁、沟槽底部以及漂移区间的电容，C _GD2为重掺杂第一导电类型多晶硅栅电极8与沟槽侧壁、沟槽底部以及漂移区间的电容，C _diode为重掺杂第一导电类型多晶硅栅电极8与轻掺杂第二导电类型多晶硅电极7间的PN结势垒电容。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

实施例

本实施例提供一种改进栅结构的槽栅VDMOS，如图1所示，包括栅极结构、源极结构、漏极结构和漂移区结构：

所述栅极结构包括栅极金属11、两个重掺杂第一导电类型多晶硅栅电极8、两个重掺杂第一导电类型多晶硅栅电极8之间的轻掺杂第二导电类型多晶硅电极7、轻掺杂第二导电类型多晶硅电极7和重掺杂第一导电类型多晶硅栅电极8周围的沟槽氧化层9；沟槽氧化层9作为重掺杂第一导电类型多晶硅栅电极8、轻掺杂第二导电类型多晶硅电极7与外部半导体区域的隔绝层，所述重掺杂第一导电类型多晶硅栅电极8与上方的栅极金属11相连，轻掺杂第二导电类型多晶硅电极7不与栅极金属11相连且其上覆盖隔离氧化层10；

所述源极结构包括重掺杂第一导电类型源区2、重掺杂第一导电类型源区2下方的中等掺杂第二导电类型体区3，重掺杂第二导电类型欧姆接触区1伸入中等掺杂第二导电类型体区3的内部，重掺杂第二导电类型欧姆接触区1上方为源极金属6；源极金属6与重掺杂的第一导电类型源区2的侧面接触，源极金属6与重掺杂第二导电类型欧姆接触区1的上表面接触，且源极金属6的下表面高于重掺杂第一导电类型源区2的下表面；中等掺杂第二导电类型体区3的下表面高于重掺杂第一导电类型多晶硅栅电极8的下表面、低于重掺杂第二导电类型欧姆接触区1的下表面；

所述漂移区结构包括重掺杂第一导电类型衬底5上方的轻掺杂第一导电类型漂移区4；

所述漏极结构包括漏极金属、重掺杂第一导电类型衬底5；漏极金属覆盖整个重掺杂第一导电类型衬底5的下表面。

优选的，所述沟槽VDMOS器件中的半导体材料选自硅、碳化硅、砷化镓、磷化铟或锗硅。

优选的，所述第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体；或者第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体。

优选的，所述轻掺杂为杂质浓度量级在1e16cm^-3及以下的掺杂，所述中等程度掺杂为杂质浓度量级在1e16cm^-3到1e18cm^-3之间的掺杂，所述重掺杂为杂质浓度量级大于1e18cm^-3的掺杂。

下面以第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体为例，结合本实施例详细阐述本发明的优化机理：

本发明中的器件栅漏电容等效电路图如图2所示， P型多晶硅栅与氧化层及沟槽下方耗尽层形成电容C_GD2，这一电容与PN结的势垒电容C_diode相串联，由于C_GD2远大于C_diode，所以它们的串联电容约等于C_diode。而C_diode的值是远小于常规N沟道槽栅VDMOS中对应于此处P型多晶硅栅位置的N型多晶硅栅与漏极之间形成的电容的。所以本发明中的结构具有比常规槽栅VDMOS更小的栅漏电容C_GD。

本发明提出的一种改进栅结构的槽栅VDMOS器件，同样适用于碳化硅、砷化镓、磷化铟或锗硅等半导体材料的器件。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。