具体实施方式

下文的公开内容提供了用于实现所提供的主题的不同特征的许多不同实施例或示例。下文描述了组件和排列的具体示例以简化本公开内容。当然，这些仅是示例，以及不旨在受到限制。例如，下文的描述中的在第二特征上或之上形成第一特征可以包括所述第一特征和第二特征可以直接接触的实施例，以及还可以包括在其中可以在所述第一特征与第二特征之间形成额外的特征从而使得所述第一特征和第二特征可以不直接接触的实施例。此外，本公开内容可以在各个示例中重复参考数字和/或字母。这种重复的是为了简化和清楚的目的，以及其本身不指示所讨论的各个实施例和/或配置之间的关系。

此外，文中为了便于描述可以使用空间相对术语，诸如“下面”、“下方”、“下部”、“上方”、“上部”等，以描述一个元件或特征与其它元件或特征的如图所示的关系。空间相对术语旨在包含除了附图所描绘的取向之外的处于使用或操作中的器件的不同取向。所述装置可以以其它方式取向(旋转90度或者处于其它取向上)，以及同样相应地解释文中使用的空间相对描述词。

在相关示例中，为了验证/读取3D-NAND存储器件的被编程的存储单元，可以在验证/读取操作中包括预脉冲方案(或阶段)和验证/读取方案(或阶段)。在预脉冲方案中，可以对选定的存储单元串中的存储单元的字线(WL)施加通过电压(诸如6.8伏)，同时可以在未选定的存储单元串处导通TSG晶体管的栅极端子。在该验证/读取方案中，可以进一步通过该验证/读取方案在选定的存储单元串的未选定的WL处保持该通过电压，以及可以对选定的存储单元串中的选定的存储单元的WL施加验证电压。

当在预脉冲方案中施加充足的预脉冲时间时，在未选定的存储单元串处的TSG晶体管截止(switch off)之前，该通过电压可以得到充分发展。因此，当未选定的存储单元串的TSG晶体管在验证/读取方案中截止时，尽管未选定的存储单元串的漏极侧沟道(或端子)与耦合至未选定的存储单元串的位线隔离，也不会由验证/读取方案中的后续验证/读取电压诱发沟道电势的显著梯度。相应地，没有生成从选定的存储单元串中的选定的存储单元到该选定的存储单元的上部存储单元的热载流子注入(HCI)。因此，可以防止边缘求和(ESUM)损耗。ESUM可以与3D-NAND存储器件的读取裕量相关联。

然而，当在预脉冲方案中施加不充足的预脉冲时间时，在未选定的存储单元串处的TSG晶体管截止之前，该通过电压可能没有充分地发展。在验证/读取方案中，当未选定的存储单元串处的TSG晶体管截止时，对位于选定的存储单元串中的选定的存储单元上方的存储单元的WL施加的通过电压可能仍要向目标值(诸如6.8伏)发展。因此，在验证/读取方案中，通过对通过电压的增加可能使未选定的存储单元串的漏极侧沟道加性升压(boostadditively)，这继而可能带来选定的存储单元和选定的存储单元的上部相邻存储单元之间的HCI，以及导致ESUM损耗。

在本公开内容中，为了验证/读取3D-NAND存储器件的被编程的存储单元，可以在预验证方案中对选定的存储单元串中的位于选定的存储单元串的上部相邻存储单元上方的至少一个存储单元施加预脉冲电压。在验证/读取方案中，可以对选定的存储单元串中的位于选定的存储单元的上部相邻存储单元上方的所述至少一个存储单元施加小于该预脉冲电压的通过电压。此外，在验证/读取方案中施加到选定的存储单元的上部相邻存储单元和下部相邻存储单元中的一者上的通过电压可以大于施加到未选定的存储单元串的TSG晶体管上的偏置电压，其中，该偏置电压被施加为使未选定的存储单元串的TSG晶体管截止。相应地，可以防止热载流子注入(HCI)诱发的ESUM损耗，以及可以降低在验证/读取3D-NAND存储器件的存储单元期间的功耗。

3D-NAND器件可以包括多个平面。这些平面中的每一者可以包括多个块。图1是3D-NAND器件100(或器件100)的示例性实施例。如图1中所示，器件100可以包括平面102和104。平面102和104中的每一者可以包括两个相应的块。例如，平面102可以包括两个块106和108，以及平面104可以包括两个块110和112。此外，块中的每一者可以包括多个存储单元串，在存储单元串中，存储单元沿器件100的高度方向顺次和串联地布置在衬底之上。当然，要注意的是，图1仅为示例，以及器件100可以包括任何数量的平面，以及平面中的每一者可以根据器件设计来包括任何数量的块。

在器件100中，平面中的每一者可以耦合至相应的高速缓存结构，诸如动态数据高速缓存(DDC)或者静态页缓冲区(SPB)。例如，块106可以耦合至高速缓存结构114，以及块108可以耦合至高速缓存结构116。高速缓存结构可以包括读出放大器(sense amplifier)，其耦合至位线以及被配置为读出3D-NAND器件100的操作(诸如对3D-NAND器件100的存储单元进行验证/读取、编程或擦除)期间的信号。器件100还可以包括外围电路122，外围电路122可以包括解码器结构、驱动器结构、充电结构和其它操作存储单元的结构。

在器件100中，块的每一者可以包括形成在字线层和绝缘层的堆叠层中的阶梯区和阵列区。图2是器件100的块106的示例性实施例。如图2中所示，块106可以包括排列在电介质层24中的阵列区200A和阶梯区200B-200C。阵列区200A可以排列在阶梯区200B-200C之间，以及形成于衬底10之上的具有交替的字线层12a-12p和绝缘层14a-14q组成的堆叠层中。字线层12a-12p可以包括在衬底10之上顺次地排列的一个或多个底部选择栅(BSG)层、栅极层(或字线层)以及一个或多个顶部选择栅(TSG)层。例如，字线层12a可以是BSG层，以及字线层120p可以是器件100中的TSG层。

在一些实施例中，器件100可以包括形成于一个或多个BSG中的(例如，形成于字线层12a中的)一个或多个底部电介质沟槽(例如，26和28)。底部电介质沟槽26和28可以沿衬底10的X方向延伸，以将BSG划分成多个子BSG(例如，12a-1、12a-2和12a-3)。此外，可以在一个或多个TSG中(例如，在字线层12p中)形成一个或多个顶部电介质沟槽(例如，30和32)。顶部电介质沟槽30和32还可以沿衬底10的X方向延伸，以将TSG划分成多个子TSG(例如，12p-1、12p-2和12p-3)。子BSG和子TSG可以将器件100划分成多个子块。子块的每一者可以具有相应的子BSG和相应的子TSG。因此，可以通过控制相应的子BSG和相应的子TSG来单独地操作对应子块中的存储单元串。

阵列区200A可以包括多个沟道结构18。沟道结构18中的每一者可以包括相应的顶部沟道触点19和相应的底部沟道触点21。沟道结构18中的每一者可以穿过所述堆叠层延伸以及可以耦合至字线层12a-12p，以形成相应的垂直NAND存储单元串。垂直NAND存储单元串可以包括在衬底10之上沿衬底的高度方向(例如，Z方向)顺次串联地布置的一个或多个底部选择晶体管(BST)、多个存储单元(MC)以及一个或多个顶部选择晶体管(TST)。一个或多个BST可以由沟道结构和一个或多个BSG层形成，MC可以由沟道结构和字线层形成，以及一个或多个TST可以由沟道结构和该一个或多个TSG层形成。

在器件100中，存储单元的每一者可以根据器件设计来存储一个或多个逻辑位。例如，存储单元可以是单层单元(SLC)、多层单元(MLC)或三层单元(TLC)。相应地，存储单元的每一者可以存储一个逻辑位、两个逻辑位或三个逻辑位。

仍然参考图2，字线层12a-12p可以在阶梯配置中形成在阶梯区200A-200B中，以及多个字线触点22可以沿高度方向形成并且耦合至字线层12a-12p。因此，可以通过耦合至字线层12a-12p的字线触点22将栅极电压施加到存储单元的栅极上。

此外，沟道结构的每一者还可以耦合至相应的位线(或位线结构)。在一些实施例中，位线可以连接至沟道结构18的顶部沟道触点19，以及被配置为在操作沟道结构(诸如对沟道结构进行编程、擦除或读取)时施加偏置电压。器件100可以具有多个缝隙结构(或栅极线缝隙结构)。例如，在图2中包括两个缝隙结构20a-20b。缝隙结构20a-20b可以由导电材料组成，以及位于阵列公共源极(ACS)区16上，以用作触点。ACS区形成于衬底10中，以用作器件100的公共源极。

图3是可以形成于器件100中的NAND存储单元串(或串)300A和300B的示意图。如图3中所示，串300A可以包括在衬底之上沿衬底10的高度方向(例如，Z方向)顺次串联地布置的底部选择晶体管(BST)或底部选择栅(BSG)晶体管302A、多个存储单元(MC)304A以及顶部选择晶体管(TST)或顶部选择栅(TSG)晶体管306A。类似地，串300B可以包括在衬底之上沿衬底10的高度方向(例如，Z方向)顺次串联地布置的底部选择晶体管(BST)或底部选择栅(BSG)晶体管302B、多个存储单元(MC)304B以及顶部选择晶体管(TST)或顶部选择栅(TSG)晶体管306B。串300A可以通过TST 306A的漏极端子耦合至位线308A，以及通过BST 302A的源极端子耦合至ACS(例如，16)。串300B可以通过TST 306B的漏极端子耦合至位线308B，以及通过BST 302B的源极端子耦合至该ACS(例如，16)。在器件100的操作期间，可以向位线308A和308B施加适当电压，通过子TSG层(例如，12p-1、12p-2和12p-3)向TST 306A和306B的栅极施加适当电压，通过WL层(例如，12b-12o)向MC 304A和304B的栅极施加适当电压，通过子BSG层(例如，12a-1、12a-2和12a-3)向BST 302A和302B的栅极施加适当电压，以及通过缝隙结构(例如，20a或20b)向ACS施加适当电压。

在3D-NAND存储器件的选定的存储单元被编程时，可以施加验证/读取操作，以验证选定的存储单元(例如，MCn)是否已被成功地编程。在验证/读取操作中，可以分别通过TSG层对TSG晶体管的栅极端子(或栅极)施加偏置电压(或通过电压)，通过BSG层对BSG晶体管的施加偏置电压(或通过电压)，以及通过WL层对未选定的MC施加偏置电压(或通过电压)。该偏置电压可以足以(诸如6.8伏)使TSG晶体管、BSG晶体管和未选定的MC导通。此外，可以通过耦合至选定的存储单元MCn的WL层(例如，WLn)对选定的存储单元MCn的栅极端子(或栅极)施加读取(或验证)电压。该读取电压可以等于在选定的存储单元未被编程时该选定的存储单元的阈值电压。在选定的存储单元被编程时，阈值电压可以增加。因此，当选定的存储单元被成功地编程时，读取电压不能使选定的存储单元导通。相应地，读出放大器没有检测到穿过存储单元串的从ACS区(例如，16)流向位线的电流。在选定的存储单元未被成功地编程时，读取电压可以使选定的存储单元导通，以及读出放大器可以检测到穿过存储单元串的从ACS区(例如，16)流向位线的电流。

图4是相关示例中用以验证/读取3D-NAND存储器件(例如，器件100)的存储单元的验证/读取操作的第一示意图。如图4中所示，验证/读取操作可以包括初始阶段、预脉冲阶段、验证/读取阶段、后脉冲阶段和恢复阶段。验证/读取操作可以通过对存储单元的字线层、TSG晶体管的TSG层和BSG晶体管的BSG层施加适当偏置电压来验证存储单元是否被成功地编程。在图4的示例性实施例中，可以按照正向顺序对器件100的存储单元编程。因此，从与BSG晶体管相邻的底部MC向与TSG晶体管相邻的顶部MC对存储单元串中的存储单元编程。例如，在存储单元串300A中，从MC0向与TSG晶体管306A相邻的顶部MC顺次地对存储单元编程。

图4示出了对包括选定的存储单元串(例如，300A)和未选定的存储单元串(300B)的两个示例性存储单元串施加的偏置电压。选定的存储单元串可以具有耦合至TSG晶体管(例如，306A)的选定的TSG层、耦合至选定的存储单元(例如，MCn)的选定的字线层WLn、耦合至作为选定的存储单元MCn的上部相邻存储单元的存储单元MCn+1的字线层WLn+1、耦合至作为选定的存储单元MCn的下部相邻存储单元的存储单元MCn-1的字线层WLn-1、耦合至处于存储单元MCn+1上方并且未选定的存储单元的字线层WL(>n+1)、耦合至处于存储单元MCn-1下方并且未选定的存储单元的字线层WL(<n-1)，以及耦合至BSG晶体管(例如，302A)的BSG层。TSG晶体管(或TST)306A、存储单元和BSG晶体管(BST)302A串联连接，可以如图3所示。

仍然参考图4，未选定的存储单元串(例如，300B)可以具有耦合至TSG晶体管(例如，306B)的未选定的TSG层、耦合至选定的存储单元(例如，MCn)的选定的字线层WLn、耦合至作为该选定的存储单元MCn的上部相邻存储单元的存储单元MCn+1的字线层WLn+1、耦合至作为选定的存储单元MCn的下部相邻存储单元的存储单元MCn-1的字线层WLn-1、耦合至处于存储单元MCn+1上方并且未选定的存储单元的字线层WL(>n+1)、耦合至处于存储单元MCn-1下方并且未选定的存储单元的字线层WL(<n-1)，以及耦合至BSG晶体管(例如，302B)的BSG层。如图3中所示，TSG晶体管(或TST)306B、存储单元和BSG晶体管(BST)302B串联连接。

在一些实施例中，例如，选定的TSG层和未选定的TSG层可以是通过顶部电介质沟槽30和32相互隔开的子TSG层12p-1、12p-2和12p-3中的一者。在一些实施例中，选定的存储单元串中的字线层和未选定的存储单元串中的字线层可以是图2中所示的字线层12b-12o。因此，选定的存储单元串的存储单元耦合至未选定的存储单元串的对应位置中的存储单元。例如，选定的存储单元串300A的选定的存储单元MCn通过相同的字线层耦合至未选定的存储单元串300B的选定的存储单元MCn。

在开始验证/读取操作时，在图4中所示的验证/读取操作的初始阶段中，可以对选定的TSG层、未选定的TSG层、WL(>n+1)、WLn+1、WLn、WL(<n-1)和BSG层施加初始电压，诸如零伏。此外，在预脉冲阶段内可以分别对选定的TSG层、未选定的TSG层、WL(>n+1)、WLn+1、WLn、WL(<n-1)和BSG层施加适当偏置电压。例如，可以对选定的存储单元串的选定的TSG层施加偏置电压(或顶部偏置电压)，诸如5伏。可以对未选定的存储单元串的未选定的TSG层施加偏置电压(或栅极电压)，诸如5伏。可以对WL(>n+1)施加偏置电压，诸如6.8伏。可以对WLn+1施加偏置电压(或通过电压)，诸如6.8伏。可以对选定的字线层WLn施加偏置电压(或验证电压)，诸如6.8伏。可以对WLn-1施加偏置电压(或读取电压)，诸如6.8伏。可以对WL(<n-1)施加偏置电压(或正电压)，诸如6.8伏。此外，可以对BSG层施加偏置电压(或底部偏置电压)，诸如5伏。可以将预脉冲阶段配置为施加足够的偏置电压，以分别在选定的存储单元串和未选定的存储单元串中形成导通沟道。

在验证/读取操作进行至验证/读取阶段时，施加到选定的存储单元串的选定的TSG层上的偏置电压(或顶部偏置电压)保持。施加到未选定的存储单元串的未选定的TSG层上的偏置电压(或栅极电压)可以降低至较低电压，诸如零伏，以使未选定的存储单元串的TSG晶体管(例如，306B)截止。相应地，未选定的存储单元串与位线(例如，308B)隔离。可以维持施加到WL(>n+1)上的偏置电压，以使选定的存储单元串的沟道保持导电。施加到WLn+1上的偏置电压(或通过电压)可以从预脉冲阶段施加的偏置电压增加，诸如增加一伏。此外，施加到WLn-1上的偏置电压(或读取电压)可以从预脉冲阶段施加的偏置电压增加，诸如增加一伏。施加到WLn+1和WLn-1上的较高的偏置电压可以有助于形成选定的存储单元MCn的源极/漏极区。

仍然参考图4，施加到选定的字线层WLn上的偏置电压(或验证电压)可以降低至编程验证(PV)电平。在一些实施例中，PV电平可以处于零伏到一伏的范围内。可以维持施加到WL(<n-1)上的偏置电压(或正电压)，以使选定的存储单元串的沟道保持导电。此外，可以维持施加到BSG层上的偏置电压(或底部偏置电压)，以使选定的存储单元串的沟道保持导电。如上文所提及的，施加到选定字线层WLn上的偏置电压(或验证电压)可以等于当选定的存储单元未被编程时该选定的存储单元的阈值电压。当选定的存储单元被编程时，阈值电压可以增加。因此，当选定的存储单元被成功地编程时，读取电压不使选定的存储单元导通。相应地，读出放大器不能检测到穿过存储单元串的从ACS区流向位线的电流。当选定的存储单元未被成功地编程时，读取电压可以使选定的存储单元导通，以及读出放大器可以检测到穿过存储单元串的从ACS区流向位线的电流。

应该注意的是，在图4中，在预脉冲阶段施加长预脉冲时间，诸如处于1ns到10us的范围内。当该长预脉冲时间足以使偏置电压在未选定的存储单元串处的TSG晶体管截止之前得到充分发展时，验证/读取阶段中的后续验证/读取脉冲可以不诱发显著的沟道电势梯度。因此，没有生成从选定的存储单元串中的选定的存储单元到该选定的存储单元的上部相邻存储单元的热载流子注入(HCI)。然而，当该长预脉冲时间不足以在预脉冲阶段内使偏置电压在未选定的存储单元串处的TSG晶体管截止之前得到充分发展时，验证/读取阶段中的后续验证/读取脉冲可能诱发显著的沟道电势梯度，以及可能生成从选定的存储单元串中的选定的存储单元到该选定的存储单元的上部相邻存储单元的HCI。

图5是相关示例中的用以验证/读取3D-NAND存储器件(例如，器件100)的还按照正向顺序编程的存储单元的验证/读取操作的第二示意图。该验证/读取操作可以具有利用短预脉冲时间的预脉冲阶段。该短预脉冲时间不足以使施加到WL(>n+1)、WLn+1、WLn、WLn-1和WL(<n-1)上的偏置电压在预脉冲阶段中充分地发展。例如，如图5中所示，偏置电压小于目标值，诸如6.8伏。偏置电压仍然可以在验证/读取阶段中发展到目标值，诸如6.8伏。因此，在验证/读取阶段内通过增长偏置电压可以使未选定的存储单元串的漏极侧沟道加性升压，这可能带来选定的存储单元(WLn)与选定的存储单元的上部相邻存储单元(WLn+1)之间的HCI，以及导致ESUM损耗。

图6是根据本公开内容的示例性实施例的用以验证/读取3D-NAND存储器件(例如，器件100)的存储单元的验证/读取操作的第一示意图。如图6中所示，存储单元可以是按照正向顺序编程的，以及验证/读取操作可以在预脉冲阶段内包括长预脉冲时间。在图6的示例性实施例中，存储单元MC0-MCn被编程，MCn上方的存储单元未被编程。此外，耦合至WLn的存储单元MCn被选定为接收验证/读取操作。

与图4中的验证/读取操作相比，在验证/读取阶段内施加到WL(>n+1)上的偏置电压低于在预脉冲阶段内施加到WL(>n+1)上的偏置电压。在图6的示例性实施例中，在验证/读取阶段内施加到WL(>n+1)上的偏置电压可以是3伏，以及在预脉冲阶段内施加到WL(>n+1)上的偏置电压可以是6.8伏。在一些实施例中，在验证/读取阶段内施加到WL(>n+1)上的偏置电压比在预脉冲阶段内施加到WL(>n+1)上的偏置电压低一定的百分比(例如，从20％到30％)。在一些实施例中，位于选定的存储单元MCn的上部相邻存储单元上方的存储单元的每一者可以在验证/读取阶段中通过WL(>n+1)接收低于预脉冲阶段中的偏置电压的偏置电压。在一些实施例中，位于选定的存储单元MCn的上部相邻存储单元与TSG晶体管之间的存储单元中的至少一个存储单元可以在验证/读取阶段中通过WL(>n+1)接收低于预脉冲阶段中的偏置电压的偏置电压。例如，与TSG晶体管相邻的存储单元可以在验证/读取阶段内接收低于预脉冲阶段内的偏置电压的偏置电压。

通过在验证/读取阶段内在位于选定的存储单元MCn的上部相邻存储单元MCn+1上方的存储单元中引入较低偏置电压，可以降低选定的存储单元串的沟道电势梯度。相应地，没有生成从选定的存储单元串中的选定的存储单元向该选定的存储单元的上部相邻存储单元的HCI。因此，可以防止ESUM损耗。

图7是根据本公开内容的示例性实施例的用以验证/读取3D-NAND存储器件(例如，器件100)的存储单元的验证/读取操作的第二示意图。如图7中所示，存储单元可以是按照正向顺序编程的，以及验证/读取操作可以在预脉冲阶段内包括短预脉冲时间。如图7中所示，预脉冲阶段可以包括第一部分T1和第二部分T2。与图5中的验证/读取操作相比较，在图7中，在预脉冲阶段内施加的偏置电压可以充分发展到(或者完全达到)目标值。例如，施加到WL(>n+1)上的偏置电压可以在预脉冲阶段内充分地发展。如图7中所示，可以在预脉冲阶段的第一部分内使施加到WL(>n+1)上的偏置电压从初始电压增加到目标值。例如，目标值可以是6.8伏。然后，可以在预验证阶段的第一部分内使偏黑电压降低至等于验证/读取阶段的偏置电压的较低值(例如，3伏)。在预验证阶段的第二部分内进一步维持该偏置电压。

仍然参考图7，在预验证阶段内施加到WLn+1上的通过电压可以从初始电压增加到目标值(例如，7.8伏)，其中，该目标值等于验证/读取阶段的通过电压。在预验证阶段内施加到WLn-1上的读取电压可以从初始电压增加到目标值(例如，7.8伏)，其中，该目标值等于验证/读取阶段的读取电压。在预脉冲阶段的第一部分内施加到未选定的TSG上的栅极电压可以从初始电压增加到目标值(例如，5伏)。然后，可以在一段持续时间内保持该栅极电压，以及然后在预验证阶段的第一部分内该栅极电压降低至等于验证/读取阶段的栅极电压的值。在预验证阶段的第二部分内该栅极电压可以维持等于验证/读取阶段的栅极电压。

在预脉冲阶段的第一部分内施加到BSG晶体管上的底部偏置电压可以从初始电压增加到目标值(例如，5伏)，其中，该目标值等于验证/读取阶段的底部偏置电压。可以在预验证阶段的第二部分和验证阶段内始终维持该底部偏置电压。类似地，在预脉冲阶段的第一部分内施加到选定的TSG晶体管上的顶部偏置电压可以从初始电压增加到目标值(例如，5伏)。可以进一步在预验证阶段的第二部分和验证阶段内始终维持该顶部偏置电压。在预脉冲阶段内施加到WL(<n-1)上的正电压可以从预验证阶段内的初始电压增加到目标值(例如，6.8伏)，其中，该目标值等于在验证/读取阶段内施加的正电压。

在图7中的验证/读取操作中，在验证/读取阶段内施加到WL(>n+1)上的偏置电压可以低于在预脉冲阶段内施加到WL(>n+1)上的偏置电压。在图7的示例性实施例中，在验证/读取阶段内施加到WL(>n+1)上的偏置电压可以是3伏，以及在预脉冲阶段内施加到WL(>n+1)上的偏置电压可以是6.8伏。在一些实施例中，位于选定的存储单元MCn的上部相邻存储单元MCn+1上方的存储单元的每一者可以在验证/读取阶段内通过WL(>n+1)接收低于预脉冲阶段内的偏置电压的偏置电压。在一些实施例中，位于选定的存储单元MCn的上部相邻存储单元MCn+1与TSG晶体管之间的存储单元中的至少一个存储单元可以在验证/读取阶段内通过WL(>n+1)接收低于预脉冲阶段内的偏置电压的偏置电压。例如，与TSG晶体管相邻的存储单元可以在验证/读取阶段内接收低于预脉冲阶段内的偏置电压的偏置电压。

此外，在图7中的验证/读取操作当中，选定的存储单元MCn的上部相邻存储单元MCn+1和下部相邻存储单元MCn-1中的至少一者可以接收高于在验证/读取阶段内施加到未选定的TSG晶体管上的偏置电压的偏置电压。

与图5中的验证/读取操作相比，在图7中的验证/读取操作的预脉冲阶段内施加的偏置电压充分地发展到目标值。此外，针对处于选定的存储单元MCn的上部相邻存储单元上方的存储单元，在验证/读取阶段内引入较低偏置电压。相应地，可以降低选定的存储单元串的沟道电势梯度，以及可以防止形成从选定的存储单元串中的选定的存储单元到该选定的存储单元的上部相邻存储单元的HCI。因此，可以防止ESUM损耗。

图8是根据本公开内容的示例性实施例的用以验证/读取按照反向顺序编程的存储单元的验证/读取操作的第一示意图。如图8所示，存储单元可以是按照反向顺序编程的，因为存储单元是按照从与TSG晶体管相邻的顶部存储单元到与BSG晶体管相邻的底部存储单元(例如，MC0)的顺序编程的。在图8的示例性实施例中，选定的存储单元MCn和处于选定的存储单元MCn上方的存储单元被编程。此外，图8中的验证/读取操作的预脉冲阶段可以具有长预脉冲时间。

如图8中所示，与图6中所示的用以验证/读取按照正向顺序编程的存储单元的验证/读取操作相比较，在验证/读取阶段内施加到WL(<n-1)上的偏置电压低于在预脉冲阶段内施加到WL(<n-1)上的偏置电压。在一些实施例中，位于选定的存储单元MCn的下部相邻存储单元MCn-1与BSG晶体管之间的存储单元中的每一者可以在验证/读取阶段内通过WL(<n-1)接收低于预脉冲阶段内的偏置电压的偏置电压。在一些实施例中，位于选定的存储单元MCn的下部相邻存储单元MCn-1与BSG晶体管之间的存储单元中的至少一个存储单元可以在验证/读取阶段内通过WL(<n-1)接收低于预脉冲阶段内的偏置电压的偏置电压。例如，与BSG晶体管相邻的存储单元可以在验证/读取阶段内接收低于预脉冲阶段内的偏置电压的偏置电压。

图9是根据本公开内容的示例性实施例的用以验证/读取按照反向顺序编程的存储单元的验证/读取操作的第二示意图。与图7中所示的用以验证/读取按照正向顺序编程的存储单元的验证/读取操作相比较，在验证/读取阶段内施加到WL(<n-1)上的偏置电压低于在预脉冲阶段内施加到WL(<n-1)上的偏置电压。在一些实施例中，位于选定的存储单元MCn的下部相邻存储单元MCn-1下方的存储单元的每一者可以在验证/读取阶段内通过WL(<n-1)接收低于预脉冲阶段内的偏置电压的偏置电压。在一些实施例中，位于选定的存储单元MCn的下部相邻存储单元MCn-1与BSG晶体管之间的存储单元中的至少一个存储单元可以在验证/读取阶段内通过WL(<n-1)接收低于预脉冲阶段内的偏置电压的偏置电压。例如，与BSG晶体管相邻的存储单元可以在验证/读取阶段内接收低于预脉冲阶段内的偏置电压的偏置电压。

与图6和图7中所示的验证/读取操作类似，图8和图9中所示的验证/读取操作包括可以在预脉冲阶段内充分地发展的偏置电压。此外，在预脉冲阶段内施加到未被编程的存储单元中的至少一者上的偏置电压可以低于在验证/读取阶段内施加的偏置电压。相应地，可以降低选定的存储单元串的沟道电势梯度，以及可以防止形成从选定的存储单元串中的选定的存储单元MCn到该选定的存储单元的下部相邻存储单元MCn-1的HCI。因此，可以防止ESUM损耗。

图10是用于读取包括第一存储单元串和第二存储单元串的存储器件的方法1000的流程图。第一存储单元串可以包括串联连接的底部选择栅(BSG)晶体管、存储单元和顶部选择栅(TSG)晶体管。第二存储单元串可以包括串联连接的BSG晶体管、存储单元和TSG晶体管。如图10中所示，方法1000可以开始于S1002以及进行至S1004，在S1004中，在预验证阶段内，可以在第一存储单元串的选定的存储单元的栅极端子上施加第一验证电压。该选定的存储单元可以被编程以及排列在第一相邻存储单元与第二相邻存储单元之间。

在S1004中，在预验证阶段内，可以在第一存储单元串的未被编程的至少一个存储单元的栅极端子上施加第一偏置电压。

在S1006中，在验证阶段内，可以在第一存储单元串的选定的存储单元的栅极端子上施加第二验证电压。

在方法1000的S1008中，在验证阶段内，可以在第一存储单元串的未被编程的所述至少一个存储单元的栅极端子上施加第二偏置电压，其中，该第二偏置电压小于该第一偏置电压。

在一些实施例中，第一存储单元串的接收该第一偏置电压和第二偏置电压的所述至少一个存储单元可以位于第一存储单元串的选定的存储单元的第一相邻存储单元与该第一存储单元串的TSG晶体管之间。

在一些实施例中，第一存储单元串的接收该第一偏置电压和第二偏置电压的所述至少一个存储单元可以位于第一存储单元串的选定的存储单元的第二相邻存储单元与该第一存储单元串的BSG晶体管之间。

在方法1000中，在预验证阶段内，可以在第二存储单元串的TSG晶体管的栅极端子上施加第一栅极电压。可以在第一存储单元串中的选定的存储单元的第一相邻存储单元的栅极端子上施加第一通过电压。可以在第一存储单元串中的选定的存储单元的第二相邻存储单元的栅极端子上施加第一读取电压。此外，在验证阶段内，可以在第二存储单元串的TSG晶体管的栅极端子上施加第二栅极电压。可以在第一存储单元串中的选定的存储单元的第一相邻存储单元的栅极端子上施加第二通过电压。可以在第一存储单元串中的选定的存储单元的第二相邻存储单元的栅极端子上施加第二读取电压。此外，第二通过电压和第二读取电压中的至少一者可以大于第二栅极电压。

图11是根据本公开内容的实施例的存储装置1001的简化框图，以及可以在存储装置100上实施本公开内容的实施例。存储装置1001可以包括按行和列排列的存储阵列1004。存储阵列1004可以包括基于多个沟道结构(例如，图2中的沟道结构18)形成的存储单元(图3中的MC 304)。沟道结构可以形成于由交替的字线层(例如，图2中的12)和绝缘层(例如，图2中的14)组成的堆叠层中。提供行解码电路1008和列解码电路1010以对被提供给存储装置1001的地址信号进行解码。地址信号被接收和解码，以访问存储阵列1004。存储装置1001还可以包括输入/输出(I/O)控制电路1012，以管理去往存储装置1001的命令、地址和数据的输入以及来自存储装置1001的数据和状态信息的输出。地址寄存器1014耦合在I/O控制电路1012与行解码电路1008和列解码电路1010之间，以在解码之前对地址信号进行锁存。命令寄存器1024耦合在I/O控制电路1012与控制逻辑1016之间，以对传入命令进行锁存。

控制逻辑1016可以响应于命令来控制对存储阵列1004的访问，以及生成用于外部处理器1030的状态信息。控制逻辑1016耦合至行解码电路1008和列解码电路1010，以响应于地址来控制行解码电路1008和列解码电路1010。例如，可以由控制逻辑1016通过行解码电路1008和列解码电路1010对选定的存储单元施加偏置电压，从而对选定的存储单元进行操作，诸如对所述存储单元进行读取、写入或擦除。控制逻辑1016还可以耦合至读出放大器和锁存器电路1018，从而响应于命令来控制读出放大器和锁存器电路1018，以及生成用于外部处理器1030的状态信息。读出放大器和锁存器电路1018可以耦合至存储阵列1004，以及可以锁存具有模拟电压电平的形式的传入或传出数据。读出放大器和锁存器电路1018可以被配置为当存储单元被操作时读取所述存储单元的信号。

仍然参考图11，状态寄存器1022可以耦合在I/O控制电路1012与控制逻辑1016之间，以锁存用于去往外部处理器1030的输出的状态信息。存储装置1001在控制逻辑1016处在控制链路1032上接收控制信号。控制信号可以包括芯片启用CE#、命令锁存器启用CLE、地址锁存器启用ALE和写入启用WE#。存储装置1001可以在复用的输入/输出(I/O)总线1034上从外部处理器接收具有命令信号的形式的命令、具有地址信号的形式的地址以及具有数据信号的形式的数据，以及在I/O总线1034上向外部处理器输出数据。

本文描述的各种实施例提供了相对于用以验证/读取3D-NAND存储器件的被编程的存储单元的相关示例中的方法的若干优势。在相关示例中，可能生成选定的存储单元与选定的存储单元的相邻存储单元中的一者之间的HCI，以及导致ESUM损耗。在本公开内容中，可以防止热载流子注入(HCI)诱发的边缘求和(ESUM)损耗，以及可以降低在验证/读取3D-NAND存储器件的存储单元期间的功耗。

前文概述了若干实施例的特征，以使本领域技术人员可以更好地理解本公开内容的各个方面。本领域技术人员应当认识到他们可以容易地使用本公开内容作为基础来设计或者修改其它的工艺过程或结构，以执行与文中介绍的实施例相同的目的和/或实现与所述实施例相同的优点。本领域技术人员还应当认识到这样的等效设计没有脱离本公开内容的精神和范围，以及在不脱离本公开内容的精神和范围的情况下，他们可以在本文中做出各种变化、替换和更改。