阅读说明：本技术 存储器装置中的选择性压缩电路系统 (Selective compression circuitry in a memory device ) 是由 L·M·何 于 2019-08-02 设计创作，主要内容包括：本发明提供用于在选择性压缩电路系统(14)中选择性地压缩存储器装置的数据线的方法和系统。所述选择性压缩电路系统(14)接收多个数据线,且压缩电路系统选择性地压缩输入。所述选择性压缩电路系统(14)还包含经由所述数据线接收数据的控制电路系统(16)。所述控制电路系统(16)当处于经压缩模式中时将来自所述数据线中的每一个的数据发射到所述压缩电路系统(14)。替代地,在未经压缩模式中,所述控制电路系统(16)将来自所述数据线的第一子集的数据发射到所述压缩电路系统(14),同时阻止来自所述数据线的第二子集的数据发射到所述压缩电路系统(14)。(Methods and systems for selectively compressing data lines of a memory device in selective compression circuitry (14) are provided. The selective compression circuitry (14) receives a plurality of data lines and compression circuitry selectively compresses an input. The selective compression circuitry (14) also includes control circuitry (16) that receives data via the data lines. The control circuitry (16) transmits data from each of the data lines to the compression circuitry (14) when in a compressed mode. Alternatively, in an uncompressed mode, the control circuitry (16) transmits data from a first subset of the data lines to the compression circuitry (14) while preventing data from a second subset of the data lines from being transmitted to the compression circuitry (14).)

具体实施方式

下文将描述一个或多个具体实施例。为了提供这些实施例的简要描述，不会在本说明书中描述实际实施方案的所有特征。应了解在任何这样的实际实施方案的发展中，如同在任何工程或设计项目中，必须制定许多实施方案特定性的决策以实现研发者的特定目标，例如与系统相关和企业相关约束条件的一致性，这可以从一个实施方案到另一实施方案有所变化。此外，应了解，此类开发工作可能是复杂且耗时的，然而对于受益于本公开的所属领域的技术人员来说，这些都是设计、构造和制造中的常规任务。

如前文所述，存储器装置(例如同步动态随机存取存储器(SDRAM)装置)可包含更密集的存储器单元。在制造过程期间，可使用探针测试存储器装置以验证存储器装置的恰当操作。如果识别到存储器装置的的不恰当地起作用的单元，那么可修复或丢弃存储器装置，这取决于有故障存储器单元的数目、类型和布置。而且，如果测试了存储器装置的样本并且发现个别存储器装置在共同方位具有故障，那么可检查和/或更改制造过程中的某些阶段以校正可能的系统性缺陷。

随着存储器装置的密度增加，用以测试装置的时间也会增加。可使用压缩电路同时测试存储器单元块并且提供关于测试成功或失败的信息。换句话说，使用压缩电路进行的测试指示在同步测试时单元块中的一个单元有故障。然而，为获取特定数据线测试，可使用其它探针垫。代替使用额外探针执行不同的额外测试，根据本文中所描述的实施例，可使用控制电路系统控制哪些数据线传送到压缩电路。举例来说，使用控制信号，可抑止来自处于未经压缩模式中的压缩电路的除一个以外的其余所有数据线，以致使来自所述一个数据线的数据通过压缩电路，从而选择性地测量经由压缩电路与控制电路连接的数据线中的任一个而无需改变探针垫。

图1是电子装置10的框图。电子装置10可包含一或多个存储器核心12，其各自含有一或多个存储器单元13。电子装置10可包含压缩电路系统14。存储器装置核心12各自具有与压缩电路系统14连接的输入/输出线(I/O线)15。举例来说，在一些实施例中，每一存储器装置核心12可在压缩电路系统14内具有对应压缩电路系统14。实际上，在一些实施例中，每一存储器核心12的压缩电路系统14可包含在存储器核心中而非与压缩电路系统14中的相应存储器核心12隔开。

此外，存储器核心12内的存储器单元13可布置在一或多个平面中，其中存储器单元13组织于交叉点架构中。在此类架构中，存储器单元13可布置于行和列的矩阵中。存储器单元13位于导电线的相交点处。此外，在一些实施例中，每一存储器核心12可包含存储器单元13的多个竖直堆叠的平面。也就是说，平面可形成于彼此不同的高程处。存储器核心12接着可解码(例如，经由一或多个解码器)存储器单元地址和方位。

压缩电路系统14接收和压缩多个I/O线15并且提供基于(例如，从耦合到电子装置10的主机装置或处理器)发射到选择性控制电路系统16的控制信号17的输出。压缩电路系统14接着将经压缩输出或所选输出输出到输出衬垫18，所述输出指示存在于I/O线15上的从存储器核心12中的一或多个读取的数据和/或指示数据是否匹配写入到存储器装置核心12中的型样。在一些实施例中，数据输入/输出(DQ)线可用于将数据从存储器核心12发射到压缩电路系统14。此外，在一些实施例中，压缩电路系统14可与存储器核心12隔开并且相较于压缩存储器核心12内的I/O线15上的数据，使用DQ线压缩离开存储器核心12的DQ线上的数据。这类配置允许存储器核心12共享压缩电路系统14，因此准许在不复制压缩逻辑的情况下测试存储器核心12中的每一个。而且，当压缩电路系统14与存储器核心12隔开时，可使存储器核心12的设计或密度改变而无需重新设计或修改压缩电路系统14。

电子装置10可包含存储器装置(例如，SDRAM)，其中的压缩电路可与存储器核心12一起包含在存储器装置的裸片上。在具有多个存储器核心的嵌入式装置中，每一核心可具有其自己的压缩电路系统或可在存储器核心12之间共享多个压缩电路。压缩电路系统接收来自I/O线15的输入，并且经由输出衬垫18提供指示以下内容的输出：传送的所有线或所述线中的至少一个发生故障。可使用一或多个压缩电路14，这取决于所要压缩程度。举例来说，如果期望同时测试64个线，那么每一压缩电路系统可被调适成使用八个压缩电路14接收八个输入线。压缩电路系统14的输出可系结到存储器装置的DQ线。

在测试过程期间，压缩电路系统14将有限延迟量添加到包含压缩电路系统14的存储器装置的阶段。存储器装置可具有具不同数据拓扑的线。举例来说，如果逻辑“1”写入到第一拓扑类型的单元中，那么逻辑“1”存储于所述单元中。如果同一逻辑“1”写入到第二拓朴的单元中，那么逻辑“0”实际上可存储于所述单元中。在电子装置10的测试期间，一种拓扑类型的线可不与第二拓扑类型的线一起经压缩。

此外，每一存储器核心12可具有设定数目(例如，64)的I/O线15和一数目(例如，4)的输出衬垫18。因此，压缩电路系统14被调适成执行压缩比(例如，16比1压缩比)以填入输出衬垫18。所述压缩比可取决于某些因素，例如离开每一存储器装置核心12的I/O线15的数目和电子装置10上可用的输出衬垫18的数目。

返回到图1，压缩电路系统14压缩存储器核心12中的存储器单元阵列以实现与经由输出衬垫18的单个输出的同步测试。然而，此输出单独不会提供使用处于压缩模式中的压缩电路系统14测试存储器核心12内的个别存储器单元13的粒度。替代地，使用控制电路系统16的选择性解压缩可当经由控制电路系统16停用压缩时，通过提供来自较少存储器单元13的经解压缩数据来选择性地增加测试粒度。换句话说，控制电路系统16可选择性地控制经由输出衬垫18的输出是来自存储器核心12中的多个存储器单元13的经压缩数据还是来自存储器核心12中的个别存储器单元的未经压缩数据。因此，控制电路系统16在继续使用压缩电路系统14中的当前探测资源实现在经压缩探针测试期间的选择性压缩的同时，实现未经压缩地址可见性。换句话说，控制电路系统16接收一数目(例如，4)的可用于检测哪个位对应于数据的控制信号17。举例来说，所述信号可指定存储器核心12中的存储器单元13的行和列和/或平面。

在一些实施例中，电子装置10可包含额外组件，例如处理器和存储器缓冲器。存储器缓冲器可用于存储从存储器核心12读取的数据和/或存储型样以与来自存储器核心12的数据进行比较。处理器可用于发送用以控制压缩电路系统14和控制电路系统16是在经压缩模式中操作还是在未经压缩模式中操作的控制信号17。

虽然在包含多个存储器核心12的单个电子装置10的上下文中描述压缩电路系统14，但也可应用压缩电路系统14的其它实施例。举例来说，独立商用存储器装置可在具有单个存储器核心12的每一存储器装置中包含压缩电路系统14。

图2是压缩电路系统14和控制电路系统16的实施例的框图。如所说明，压缩电路系统14包含多个并行压缩通道22(例如，22A、22B和22C)，其针对压缩通道22选择性地压缩数据(例如，错误条件)并且经由选择电路系统24将输出传送到输出衬垫18。如下文所论述，选择电路系统24确保恰当数据(例如，错误或实际数据)发射到输出衬垫18。而且，每一压缩通道22具有用以控制什么数据通过压缩通道22的对应控制通道26(例如，26A、26B和26C)。

图3是压缩通道22的实施例的示意图。如所说明，压缩通道22包含异或(XOR)门40，其接收数据输入42和44。如下文所论述，压缩通道22从对应控制通道26接收到数据输入42和44。如下文所论述，控制通道26控制来自存储器核心12的数据是否在数据输入42和44两者中传送到压缩通道22以在压缩电路系统14中进行压缩或是否抑止数据输入42或44中的至少一个以致使压缩电路系统14从特定存储器单元13输出特定数据。XOR门40将输出45发送到选择电路系统24以组合来自其它压缩通道22的输出。在一些实施例中，可抑止数据输入42和44两者，致使输出45对选择电路系统24的输出没有影响，从而允许来自另一压缩通道22的特定数据输入通过。换句话说，在未经压缩模式中并且当选择了对应于其它通道的存储器单元13时，可通过抑止发到压缩通道22的数据输入42和44来抑止压缩通道22的输出45。当在未经压缩模式中且选择了数据输入42或44中的一个时，控制通道26可抑止其它数据输入。当选择了压缩模式时，数据输入42和44两者通过控制通道26到达压缩通道22，以使得压缩通道能够比较数据输入42和44以获知使用XOR门40经由输出45输出的匹配。在一些实施例中，压缩通道22可包含分别测试输出45和/或数据输入42或44的衬垫46、48和/或50。

图4是控制通道26的实施例的示意图。所说明的控制通道26可为如下通道：被配置成控制处于存储器装置的感测放大器的奇数间隙上的存储器单元13的压缩。控制通道26可接收YM0OIOA信号52、COMP_SEL信号54、MAT_SEL信号56、YM2OIOA信号58、I/O_SEL0信号60和I/O_SEL1信号62。YM0OIOA信号52和YM2OIOA信号58可用于写入和读取数据。COMP_SEL信号54可用作压缩选择信号，其指定控制电路系统16是否解压缩通过控制电路系统16的数据以使用COMP_SEL信号54有效绕过控制电路系统16。MAT_SEL信号56可用作数据线选择信号，其执行一层级的选择来选择每一通道中具有单个数据线的数据线集，而I/O_SEL0信号60和I/O_SEL1信号62选择特定通道以选择所选通道的单个数据线。在一些实施例中，可通过使用信号选择感测放大器的偶数间隙或奇数间隙来进行第三层级的选择。举例来说，MAT_SEL信号56可用于选择存储器核心12中的存储器单元的行和/或列的块。举例来说，MAT_SEL信号56可用于使用第一值(例如，0)选择与YM0OIOA信号52对应的数据线并且使用第二值(例如，1)选择与YM2OIOA信号58对应的数据线。

I/O_SEL0信号60和I/O_SEL1信号62可一起用作选择信号来选择行和/或列块中的由MAT_SEL信号56指示的行和/或列。在一些实施例中，I/O_SEL0信号60和I/O_SEL1信号62可一起用作选择控制通道26(和其对应的数据线)的通道选择信号。举例来说，I/O_SEL0信号60和I/O_SEL1信号62可一起形成二进制数以多达四个不同控制通道26之间进行选择。在一些实施例中，不同数目的I/O选择信号可与不同数目的通道一起使用，只要通道的数目小于2^n即可，其中n是I/O选择信号的数目。

可使用如下选择电路系统64选择每一控制通道26：被配置成分别选择控制通道26的群组(例如，对应于感测放大器的奇数间隙的通道)当中的控制通道26来将选择信号67输出到控制通道26的剩余部分。举例来说，对于控制通道26的的每一群组有4个控制通道26，在所说明的实施例中，选择电路系统64A包含NOR门66，其输出选择信号67A，即其中对于第一通道，I/O_SEL0信号60是A且I/O_SEL1信号62B。在控制通道26的群组中的下一控制通道26中，选择电路系统64B包含用于I/O_SEL1信号62的反相器90，使得选择信号67B是其中I/O_SEL0信号60是A且I/O_SEL1信号62是B。在控制通道26的群组的的又一控制通道26中，选择电路系统64C包含用于I/O_SEL0信号60的反相器92，使得选择信号67C是其中I/O_SEL0信号60是A且I/O_SEL1信号62是B。在控制通道26的群组的的又一控制通道26中，选择电路系统64包含NAND门94而非NOR门66，使得选择信号67D是其中I/O_SEL0信号60是A且I/O_SEL1信号62是B。换句话说，控制通道26的群组中的控制通道26中的仅一个同时响应于相同的I/O_SEL0信号60和I/O_SEL1信号62而具有经断言选择信号67，使得I/O_SEL0信号60和I/O_SEL1信号62可用于指示线块中由MAT_SEL 56指示的个别数据线，所述MAT_SEL 56指示存储器的处于偶数间隙或奇数间隙内的部分。

由于多个控制通道26和/或控制通道26的群组可用于控制电路系统16中，因此类似控制通道26可用于其它控制通道26。举例来说，对于感测放大器的同一奇数间隙侧部中的其它通道，除了可以不同字母命名的数据线和/或选择电路系统64可为不同的之外，可使用类似信号，如先前所描述。举例来说，YM0OIOB可用于第二通道，且YM0OIOC可用于第三通道等等。另外，对于存储器装置的感测放大器的奇数间隙，可采用使用至少一些不同控制信号的类似控制通道26。举例来说，类似信号可与替换为YM0EIOA信号和YM2EIOA信号的YM0OIOA信号52和YM2OIOA信号58一起使用。其它控制通道26的类似数据线可标示为其它指定符，例如YM0EIOB、YM0EIOA等等。

返回到图4，YM0OIOA信号52发射到反相器68，所述反相器68使YM0OIOA信号52反相，之后将经反相YM0OIOA信号52发射到AND门70。AND门70的输出用以控制YM0OIOA信号52是否发射到数据输入42。AND门70还接收NAND门74的输出，所述NAND门74接收COMP_SEL信号54和MAT_SEL信号56。当COMP_SEL信号54指示正在使用解压缩，且经由MAT_SEL信号56选择控制通道26时，AND门70可传送YM0OIOA信号52。

NAND门72可使用COMP_SEL信号54和MAT_SEL信号56选通YM0OIOA信号52，使得仅当COMP_SEL信号54指示执行了压缩，MAT_SEL信号56选择YM0块，且选择信号67指示选择了对应控制通道26时，NAND门72的输出将数据输入42驱动到YM0OIOA信号52。选择信号67选择控制通道26并且致使NAND门72当COMP_SEL信号54指示执行了压缩，MAT_SEL信号选择YM0块时经由反相器76和NAND门78传送YM0OIOA信号52。

类似地，可使用反相器80、AND门82和NAND门84选通YM2OIOA信号58。除了仅当MAT_SEL信号56选择不同块YM2而非YM0时，AND门82以类似于AND门70的方式起作用。由于YM2的选择是MAT_SEL信号56中的选择YM0的反相，因此AND门82使用反相器86。NAND门84还以类似于NAND门72的方式起作用。举例来说，NAND门84可使用COMP_SEL信号54和MAT_SEL信号56选通YM2OIOA信号58，使得仅当COMP_SEL信号54指示执行了压缩，MAT_SEL信号56选择YM2块且选择信号67指示选择了对应控制通道26时，NAND门84的输出将数据输入44驱动到YM2OIOA信号58。

图5是从多个压缩通道22接收相应输出45的选择电路系统24的实施例的示意图，其中每一压缩通道22从相应控制通道26接收相应数据输入42和44。举例来说，选择电路系统24可包含AND门100，其接收从相应压缩通道22输出(例如，输出45)的输入101、102、104和106。AND门100提供输出108，其为输入101、102、104和106的NAND函数。在未经压缩模式中，输出108指示一个输入(例如，输入101)上的数据，原因是控制通道26的对应群组中的仅单个控制通道16可使用I/O_SEL0信号60和I/O_SEL1信号62被选择并且将数据发射到对应压缩通道，所述对应压缩通道将所述输入发射到选择电路系统24。在经压缩模式中，输出108可指示输入101、102、104和/或106中是否指示任何错误。因此，输出108载送来自未经压缩模式中的输入的通过数据或载送对输入101、102、104和/或106中的任一个中是否存在任何错误的指示符。在不考虑控制通道26是处于经压缩或还是未经压缩模式中的情况下，除非使用SAGap信号112选择了感测放大器的与输入101、102、104和106对应的间隙(例如，奇数间隙)，否则输出108传送到选通输出108的NOR门110。根据是否选择了对应感测放大器间隙，NOR门110的输出114是输出108的经选通输出。

选择电路系统24还可包含AND门120，其接收从感测放大器的不同于输入101、102、104和106的间隙的间隙的相应压缩通道22输出(例如，输出45)的输入122、124、126和128。AND门120输出输出130，其为输入122、124、126和128的NAND函数。在未经压缩模式中，输出130指示一个输入(例如，输入122)上的数据，原因是控制通道26的对应群组中的仅单个控制通道16可使用I/O_SEL0信号60和I/O_SEL1信号62被选择并且将数据发射到对应压缩通道22，所述对应压缩通道22将数据发射到选择电路系统24。在经压缩模式中，输出130可指示输入122、124、126和/或128中是否指示任何错误。因此，输出130载送来自未经压缩模式中的输入的通过数据或载送对输入122、124、126和/或128中的任一个中是否存在任何错误的指示符。在不考虑控制通道26是处于经压缩或还是未经压缩模式中的情况下，除非使用nSAGap信号134选择了感测放大器的与输入122、124、126和128对应的间隙(例如，奇数间隙)，否则输出130传送到选通输出130的NOR门132。在一些实施例中，nSAGap信号134可在逻辑上反相为SAGap信号112。根据是否选择了对应感测放大器间隙，NOR门132的输出136是输出130的经选通输出。

输出114和136发射到NOR门138，所述NOR门138输出通过信号140。当对应控制通道26处于经压缩模式中时，通过信号140指示在输入101、102、104、106、122、124、126和/或128中是否已捕获任何错误。在未经压缩模式中，通过信号140指示已通过对应控制通道26和对应压缩通道22的数据。

压缩模式真值表

图6是反映产生处于未经压缩模式中的控制电路系统16和压缩电路系统14的实施例的逻辑值的真值表200，所述实施例包含与电子装置10的感测放大器的偶数间隙对应的四个控制通道26。COMP_SEL列202对应于在每一通道26处接收到的COMP_SEL信号54，MAT_SEL列204对应在每一控制通道26处接收到的MAT_SEL信号56，且I/O_SEL0和I/O_SEL1列206和208分别对应于I/O_SEL0信号60和I/O_SEL1信号62。由于真值表200是指未经压缩模式，因此将COMP_SEL信号54设置为“1”以启用未经压缩模式。

DATA0E<0>列210和DATA1E<0>列212对应于第一压缩通道22和与电子装置10的感测放大器的偶数间隙对应的对应控制通道26的数据输入42和44。MATCHE<0>列214对应于第一压缩通道22的输出45。

DATA0E<1>列216和DATA1E<1>列218对应于第二压缩通道22和与电子装置10的感测放大器的偶数间隙对应的对应控制通道26的数据输入42和44。MATCHE<1>列220对应于第二压缩通道22的输出45。

DATA0E<2>列222和DATA1E<2>列224对应于第三压缩通道22和与电子装置10的感测放大器的偶数间隙对应的对应控制通道26的数据输入42和44。MATCHE<2>列226对应于第三压缩通道22的输出45。

DATA0E<3>列228和DATA1E<3>列230对应于第四压缩通道22和与电子装置10的感测放大器的偶数间隙对应的对应控制通道26的数据输入42和44。MATCHE<3>列232对应于第四压缩通道22的输出45。

间隙列234和236对应于sSAGap信号112和nSAGap信号134。ErrEven列238对应于选择电路系统24中的输出114。ErrOdd列240对应于选择电路系统24中的输出136。

YM0EIOA和YM2EIOA是耦合到四个控制通道26中的第一控制通道26的数据线。YM0EIOB和YM2EIOB是耦合到四个控制通道26中的第二控制通道26的数据线。YM0EIOC和YM2EIOC是耦合到四个控制通道26中的第三控制通道26的数据线。YM0EIOD和YM2EIOD是耦合到四个控制通道26中的第四控制通道26的数据线。

如所说明，MAT_SEL信号56在MAT_SEL信号56是第一值(例如，0)时选择YM0线并且在MAT_SEL信号56是第二值(例如，1)时选择YM2线。

I/O_SEL0信号60和I/O_SEL1信号62一起工作以使用二进制值选择对应通道22和26。举例来说，二进制值“00”选择第一压缩通道22和对应控制通道26，二进制值“01”选择第二压缩通道22和对应控制通道26，二进制值“10”选择第三压缩通道22和对应控制通道26，且二进制值“11”选择第四压缩通道22和对应控制通道26。此二进制值解码可使用通道中的每一个中的选择电路系统64实现。换句话说，MAT_SEL信号56选择通道中两个数据线中的一个，且I/O_SEL0信号60和I/O_SEL1信号62选择所述通道。

如所说明，输出114反映所选通道的所选数据线。此外，当选择偶数间隙且不选择奇数间隙时，输出114发射到用以测量数据的通过信号140。

图7是反映产生处于未经压缩模式中的控制电路系统16和压缩电路系统14的实施例的逻辑值的真值表280，所述实施例包含与电子装置10的感测放大器的奇数间隙对应的四个控制通道26。COMP_SEL列282对应于在每一通道26处接收到的COMP_SEL信号54，MAT_SEL列284对应在每一控制通道26处接收到的MAT_SEL信号56，且I/O_SEL0和I/O_SEL1列286和288分别对应于I/O_SEL0信号60和I/O_SEL1信号62。由于真值表280是指未经压缩模式，因此将COMP_SEL信号54设置为“1”以启用未经压缩模式。

DATA0O<0>列290和DATA1O<0>列292对应于第一压缩通道22和与电子装置10的感测放大器的奇数间隙对应的对应控制通道26的数据输入42和44。MATCHO<0>列294对应于第一压缩通道22的输出45。

DATA0O<1>列296和DATA1O<1>列298对应于第二压缩通道22和与电子装置10的感测放大器的奇数间隙对应的对应控制通道26的数据输入42和44。MATCHO<1>列300对应于第二压缩通道22的输出45。

DATA0O<2>列302和DATA1O<2>列304对应于第三压缩通道22和与电子装置10的感测放大器的奇数间隙对应的对应控制通道26的数据输入42和44。MATCHO<2>列306对应于第三压缩通道22的输出45。

DATA0O<3>列308和DATA1O<3>列310对应于第四压缩通道22和与电子装置10的感测放大器的奇数间隙对应的对应控制通道26的数据输入42和44。MATCHO<3>列312对应于第四压缩通道22的输出45。

间隙列314和316对应于sSAGap信号112和nSAGap信号134。ErrEven列318对应于选择电路系统24中的输出114。ErrOdd列320对应于选择电路系统24中的输出136。

YM0OIOA和YM2OIOA是耦合到四个控制通道26中的第一控制通道26的数据线。YM0OIOB和YM2OIOB是耦合到四个控制通道26中的第二控制通道26的数据线。YM0OIOC和YM2OIOC是耦合到四个控制通道26中的第三控制通道26的数据线。YM0OIOD和YM2OIOD是耦合到四个控制通道26中的第四控制通道26的数据线。

如所说明，MAT_SEL信号56在MAT_SEL信号56是第一值(例如，0)时选择YM0线并且在MAT_SEL信号56是第二值(例如，1)时选择YM2线。

I/O_SEL0信号60和I/O_SEL1信号62一起工作以使用二进制值选择对应通道22和26。举例来说，二进制值“00”选择第一压缩通道22和对应控制通道26，二进制值“01”选择第二压缩通道22和对应控制通道26，二进制值“10”选择第三压缩通道22和对应控制通道26，且二进制值“11”选择第四压缩通道22和对应控制通道26。此二进制值解码可使用通道中的每一个中的选择电路系统64实现。换句话说，MAT_SEL信号56选择通道中两个数据线中的一个，且I/O_SEL0信号60和I/O_SEL1信号62选择所述通道。

如所说明，输出114反映所选通道的所选数据线。此外，当选择奇数间隙且不选择偶数间隙时，输出136发射到用以测量数据的通过信号140。

在经压缩模式中，每一控制通道26将来自对应YM0和YM2数据线的数据输入42和44两者输出到对应压缩通道22。举例来说，表1说明第一压缩通道22的与感测放大器的偶数间隙中的第一数据线集对应的真值表。

表1.YM0EIOA和YM2EIOA的真值表

如所说明，控制通道22接收COMP_SEL信号54作为逻辑低以致使控制通道26经由对应数据输入42和44将YM0EIOA和YM2EIOA输出到对应压缩通道22。其它控制通道26可各自将对应数据线对发射到对应压缩通道22，所述数据线对例如YM0EIOB-YM2EIOB、YM0EIOC-YM2EIOC、YM0EIOD-YM2EIOD、YM0OIOA-YM2OIOA、YM0OIOB-YM2OIOB、YM0OIOC-YM2OIOC和YM0OIOD-YM2OIOD。压缩通道22接着将相应数据线中的数据发射到相应XOR门以比较输出45中的数据线(例如，MatchE<0>)。接着在选择电路系统中组合来自多个压缩通道22的经比较信号(例如，输出45)以指示与多个压缩通道22对应的数据线中的任一个中是否存在错误。

虽然上文论述各种逻辑低和/或逻辑高断言极性，但可在一些实施例中使这些极性中的至少一些倒转。此外，在一些实施例中，如本文中所论述的逻辑门可置换为类似逻辑功能，例如p沟道晶体管替换为具有相反极性驱动信号(例如，经由反相器)和/或其它类似改变的n-沟道晶体管。

虽然本公开可出现各种修改和替代形式，但具体实施例已在附图中通过举例方式展示且在本文中详细描述。然而，应理解，本公开并不希望限于所公开的特定形式。实际上，本公开意图涵盖属于如由所附权利要求书限定的本公开的精神和范围内的所有修改、等效物和替代方案。

本文中呈现且主张的技术经参考且应用于具有实践性质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本技术领域且因此不是抽象的、无形的或纯理论的。此外，如果本说明书的结尾所附的任何权利要求含有被指定为“用于[执行][功能]……的装置”或“用于[执行][功能]……的步骤”的一或多个要素，那么预期应根据35U.S.C.112(f)解读此类要素。然而，对于含有以任何其它方式指定的要素的任何权利要求，不期望根据35U.S.C.112(f)解读此类要素。