具体实施方式

现在将在下文中参考附图更全面地描述示例实施例，在附图中示出了示例实施例。但是，实施例可以以许多不同的形式来实现，并且不应当被解释为限于本文阐述的具体示例。而是，提供这些实施例以使得本公开将是透彻和完整的。贯穿全文，相似的数字指示相似的元件，并且在不同的实施例中使用撇号指示相似的元件。

一般而言，本公开涉及用于制造增强的半导体超晶格或膜的处理，该处理在本公开中也被称为“MST”膜或层，或“MST技术”。更特别地，MST技术涉及先进的半导体材料，诸如以下进一步描述的超晶格25。申请人理论上不希望受限于此，认为本文所述的某些超晶格降低了电荷载流子的有效质量，并且这导致更高的电荷载流子移动性。有效质量在文献中有各种定义。作为改善有效质量的措施，申请人使用“电导率倒数有效质量张量”，并且针对电子和空穴的和分别对于电子定义为：

并且对于空穴定义为：

其中f是费米-狄拉克(Fermi-Dirac)分布，E_F是费米能量，T是温度，E(k,n)是处于在与波向量k和第n个能带对应的状态的电子的能量，索引i和j是指笛卡尔坐标x、y和z，积分在Brillouin区(B.Z.)上获取，并且总和在能量分别高于和低于费米能量的电子和空穴的能带上获取。

申请人对电导率倒数有效质量张量的定义使得，对于电导率倒数有效质量张量的对应分量的越大值，材料的电导率的张量分量越大。希望不限于此，申请人再次在理论上认为本文所述的超晶格设置电导率倒数有效质量张量的值，以增强材料的导电特性，诸如典型地对于电荷载流子运输的优选方向。适当张量元素的倒数被称为电导率有效质量。换句话说，为了表征半导体材料结构，如上所述并在预期的载流子运输方向上计算的电子/空穴的电导率有效质量被用于区分改进的材料。

申请人已经识别出用在半导体器件中的改进的材料或结构。更具体而言，申请人已经识别出具有能带结构的材料或结构，对于这些材料或结构，用于电子和/或空穴的适当电导率有效质量基本上小于针对硅的相应值。除了这些结构的增强的移动性特点外，它们还可以以提供有利于在各种不同类型的器件中使用的压电、热电和/或铁电特性的方式被形成或使用，如将在下面进一步讨论的。

现在参考图1和2，材料或结构为超晶格25的形式，其结构被控制在原子或分子水平，并且可以使用原子或分子层沉积的已知技术来形成。超晶格25包括以堆叠关系布置的多个层组45a-45n，如通过具体参考图1的示意性横截面图可能最好地理解的。

超晶格25的每个层组45a-45n说明性地包括多个堆叠的基础半导体单层46，其限定相应的基础半导体部分46a-46n和其上的能带改性层50。为了说明清楚，在图1中用点划线指示能带改性层50。

能带改性层50说明性地包括一个非半导体单层，该非半导体单层被约束在相邻基础半导体部分的晶格内。“约束在相邻基础半导体部分的晶格内”是指来自相对的基础半导体部分46a-46n的至少一些半导体原子通过其间的非半导体单层50化学键合在一起，如图2中所看到的。一般而言，通过控制通过原子层沉积技术沉积在半导体部分46a-46n上的非半导体材料的数量，使得并非所有(即，小于全部或100％覆盖率)可用半导体键合位点上都填充有到非半导体原子的键，使得这种构造成为可能，如下面将进一步讨论的。因此，当半导体材料的另外的单层46沉积在非半导体单层50上或上方时，新沉积的半导体原子将填充在非半导体单层下方的半导体原子的剩余的空键合位点。

在其它实施例中，有可能可以多于一个这样的非半导体单层。应当注意的是，本文中对非半导体或半导体单层的提及是指，如果用于该单层的材料以块状形成，那么它将是非半导体或半导体。即，如本领域技术人员将认识到的，材料(诸如硅)的单个单层不一定表现出与如果以块状或以相对厚的层形成时相同的特性。

希望不限于此，申请人在理论上认为能带改性层50和相邻的基础半导体部分46a-46n使得超晶格25对于在平行层方向上的电荷载流子具有比其它方式将存在的更低的适当电导率有效质量。以另一种方式考虑，这个平行方向与堆叠方向正交。能带改性层50还可以使得超晶格25具有共同的能带结构，同时还有利地用作在超晶格的垂直上方和下方的层或区域之间的绝缘体。

而且，这种超晶格结构还可以有利地充当在超晶格25的垂直上方和下方的层之间的掺杂剂和/或材料扩散的屏障。这些特性因此可以有利地允许超晶格25提供用于高K电介质的界面，该界面不仅减少高K材料向沟道区域中的扩散，而且还可以有利地减少不想要的散射效应并改善器件移动性，如本领域技术人员将认识到的。

理论上还认为包括超晶格25的半导体器件可以基于比其它情况下将存在的更低的电导率有效质量而享有更高的电荷载流子移动性。

在一些实施例中，并且作为由本发明实现的能带设计的结果，超晶格25还可以具有基本上直接的能带隙，这对于例如光电子器件可以是特别有利的。

超晶格25还说明性地包括在上层组45n上的盖层52。盖层52可以包括多个基础半导体单层46。盖层52的范围可以从2个单层到基础半导体的或更大(例如，)，并且更优选地在10到50个单层之间。

每个基础半导体部分46a-46n可以包括选自IV族半导体、III-V族半导体和II-VI族半导体的基础半导体。当然，如本领域技术人员将认识到的，术语“IV族半导体”还包括IV-IV族半导体。更特别地，例如，基础半导体可以包括硅和锗中的至少一种。

每个能带改性层50可以包括例如选自氧、氮、氟和碳-氧的非半导体。还期望通过沉积下一层来使非半导体热稳定，由此促进制造。在其它实施例中，非半导体可以是与给定的半导体处理兼容的另一种无机或有机元素或化合物，如本领域技术人员将认识到的。更特别地，例如，基础半导体可以包括硅和锗中的至少一种。

应当注意的是，术语“单层”意味着包括单个原子层以及单个分子层。还应该注意的是，由单个单层提供的能带改性层50还意味着包括其中并非所有可能的位点都被占据的单层(即，小于全部或100％的覆盖率)。例如，特别参考图2的原子图，图示了4/1重复结构，其中硅作为基础半导体材料，而氧作为能带改性材料。在所示的示例中，仅一半用于氧的可能位点被占用。

在其它实施例中和/或对于不同的材料，如本领域技术人员将认识到的那样，这种一半的占用将不一定是这种情况。实际上，即使在这个示意图中也可以看出给定单层中氧的各个原子没有沿着平坦平面精确对准，这也是原子沉积领域的技术人员将认识到的。举例来说，优选的占用范围是可能的氧位点充满的大约八分之一至二分之一，但是在某些实施例中可以使用其它数量。

硅和氧目前广泛用在常规半导体处理中，因此，制造商将能够容易地使用本文中所述的这些材料。原子或单层沉积现在也被广泛使用。因而，如本领域技术人员将认识到的，结合根据本发明的超晶格25的半导体器件可以容易地被采用和实现。

例如，在Si/O超晶格的一种示例实现方式中，硅单层的数量可以为七个或更少，使得超晶格的能带在整个超晶格是共同的或相对均匀的，以实现期望的优点。但是，在其它实施例中，可以使用不同的间隔，例如，高达5nm或更大。对于Si/O，图1和2中所示的4/1重复结构已被建模为指示电子和空穴在X方向上增强的移动性。例如，计算得出的电导率有效质量针对于电子(针对块状硅的各向同性)为0.26，并且对于X方向上的4/1SiO超晶格为0.12，导致比率为0.46。类似地，对于块状硅，对于空穴的计算得出的值为0.36，对于4/1Si/O超晶格的得出的值为0.16，导致比率为0.44。

虽然在某些半导体器件中可能期望这种方向上优先的特征，但是其它器件可以从平行于层组的任何方向上的移动性的更均匀增加中受益。如本领域技术人员将认识到的，对于电子和空穴两者或仅这些类型的电荷载流子之一具有增加的移动性也可以是有益的。

超晶格25的4/1Si/O实施例的较低电导率有效质量可以小于以其它方式将发生的电导率有效质量的三分之二，并且这适用于电子和空穴两者。当然，也如本领域技术人员将认识到的，超晶格25还可以在其中包括至少一种类型的导电性掺杂剂。

实际上，现在附加地参考图3，现在描述具有不同特性的根据本发明的超晶格25'的另一个实施例。在这个实施例中，示出了3/1/5/1的重复图案。更特别地，最低的基础半导体部分46a'具有三个单层，并且第二最低的基础半导体部分46b'具有五个单层。这种图案在整个超晶格25'上重复。能带改性层50'可以各自包括单个单层。对于包括Si/O的这种超晶格25'，电荷载流子移动性的增强与层在平面中的取向无关。图3中未具体提及的那些其它元件与以上参考图1讨论的那些元件相似，并且在此无需进一步讨论。

在一些器件实施例中，超晶格的所有基础半导体部分都可以是相同数量的单层那么厚。在其它实施例中，基础半导体部分中的至少一些可以是不同数量的单层那么厚。在其它实施例中，所有的基础半导体部分可以是不同数量的单层那么厚。

在图4A-4C中，呈现了使用密度泛函理论(DFT)计算的能带结构。在本领域中众所周知，DFT低估了带隙的绝对值。因此，可以通过适当的“剪刀校正”来移位间隙上方的所有能带。但是，已经知道能带的形状可靠得多。垂直能量轴应当以这个角度来解释。

图4A示出了对于块状硅(由连续线表示)和对于图1中所示的4/1Si/O超晶格25(由点线表示)两者从伽玛点(G)计算出的能带结构。方向涉及4/1Si/O结构的单元晶胞，而不是Si的常规单元晶胞，但是图中的(001)方向确实与Si的常规单元晶胞的(001)方向对应，因此示出了Si导带最小值的预期位置。图中的(100)和(010)方向与常规Si单元晶胞的(110)和(-110)方向对应。本领域技术人员将认识到的是，图上Si的能带被折叠，以针对4/1Si/O结构在适当的倒易晶格方向上表示它们。

可以看出，与块状硅(Si)相比，用于4/1Si/O结构的导带最小值位于伽玛点处，而价带最小值出现在(001)方向上Brillouin区的边缘处，我们称之为Z点。还可以注意到的是，由于由附加氧层引入的扰动引起的能带分裂，与用于Si的导带最小值的曲率相比，用于4/1Si/O结构的导带最小值具有更大的曲率。

图4B示出了对于块状硅(连续线)和4/1Si/O超晶格25(点线)两者从Z点计算出的能带结构。这个图图示了价带在(100)方向上的增强曲率。

图4C示出了对于块状硅(连续线)以及对于图3的超晶格25'的5/1/3/1Si/O结构(点线)，都从伽玛和Z点两者计算得到的能带结构。由于5/1/3/1Si/O结构的对称性，在(100)和(010)方向上计算出的能带结构是等效的。因此，预期电导率有效质量和移动性在平行于层(即，垂直于(001)堆叠方向)的平面上是各向同性的。注意的是，在5/1/3/1Si/O示例中，导带最小值和价带最大值均在Z点处或其附近。

虽然曲率增加指示有效质量减小，但是可以经由电导率倒数有效质量张量计算来进行适当的比较和判别。这导致申请人进一步在理论上认为5/1/3/1超晶格25'应当基本上是直接带隙。如本领域技术人员将理解的，用于光学跃迁的适当矩阵元素是直接带隙行为与间接带隙行为之间的区别的另一个指标。

已经描述了示例MST膜结构，现在参考图5的流程图100和图6-11来描述沉积MST膜25的方法，该方法提供降低的缺陷密度。特别地，提供了一种使用循环沉积和蚀刻(CDE)处理来制造上述MST膜25以生长超晶格堆叠的基础半导体部分46a-46n，从而有利地减少在MST超晶格膜中形成的物理缺陷量的方法。在示例实现方式中，对于结合在MST膜堆叠中的给定量的氧，缺陷水平可以被降低至少一到两个数量级。虽然上述方法提供了具有相对较低的缺陷水平的MST膜，以及半导体器件中显著的迁移率改善和泄漏减少，但是对于对此类缺陷可能特别敏感的应用，本方法有利地提供了MST膜堆叠中缺陷水平的进一步降低。

一般而言，本方法使用单个CDE循环(意味着一个循环包含非半导体(例如，氧)掺剂量、间隔物和回蚀)使用CDE工艺形成本文也被称为“间隔物层”的基础半导体部分46a-46n。使用这种回蚀通过去除缺陷的初始起点来减少间隔物层中的缺陷。相比无缺陷的硅，蚀刻工艺更积极地蚀刻有缺陷的硅。对于外延生长的非缺陷区域，蚀刻剂气体只能从表面向下蚀刻，但是蚀刻可以在存在缺陷的多个方向上腐蚀。

在方框101处开始，该方法示例性地包括晶片或基板21制备步骤，在这个示例中，该步骤是加载和烘焙(方框102)。通常使用烘焙作为外延生长表面预处理，但是可以使用其它方法来制备用于外延生长的基板21。更特别地，单晶硅表面通常需要在外延生长之前进行某种类型的表面制备，诸如氢烘焙。另一种替代方案是用H₂O冲洗进行氢氟酸(HF)湿法清洁，然后在减压化学气相沉积反应器中进行负载和低温烘焙。例如，另一种方法可以利用类似于AMAT Siconi或ASM Previum工艺的低温化学处理。外延生长领域的技术人员将理解，也可以使用其它合适的表面预处理方法，并且前述示例并非旨在详尽地列出预处理方法。

在方框103处，通过适当的预处理，然后可以在基板21上形成原位半导体(例如，外延硅)缓冲层47(图6)。然后，在方框104处，可以在缓冲层47上形成(一个或多个)氧单层50(图7)。在授予Stephenson等人的美国专利No.9,558,939中阐述了一种使用N₂O作为氧源形成非半导体单层的示例性方法，该专利被转让给本申请人，并且其全部内容通过引用并入本文。但是，应当注意的是，在不同的实施例中也可以使用其它方法和氧(或其它非半导体)输送剂。

在所示的示例中，在方框105处，然后通过毯覆(blanket)外延硅沉积第一组基础硅单层来形成第一基础硅部分46a，该第一组基础硅单层的厚度在的范围内，并且更特别地在左右(图8)。然后，执行中间退火(方框106)，然后在方框107处，毯覆外延生长第二组基础硅单层，其厚度在的范围内(图9)。图9中的虚线48示出了第一组基础硅单层的高度。更特别地，第二生长是过度生长，其比基础硅部分46a的最终期望厚度更厚。然后可以将过度生长回蚀(图10，方框108)至基础硅部分46a的最终期望厚度。作为示例，在典型的实现方式中，被回蚀的硅的量可以在的范围内。

可以在相对宽的温度和压力范围内实现过度生长和回蚀操作。作为示例，蚀刻温度范围可以在300℃至1200℃之间。更特别地，该温度可以在400℃至800℃之间的范围内，并且更具体而言，对于典型的实现方式在500℃至750℃之间。对于化学气相沉积工艺，示例压力范围可以在1托和760托之间，并且更特别地在10托和600托之间。一般而言，在低压状态(P<1托)和超高真空状态(P<10^-7托)中可以使用较低的压力。回蚀温度和压力在生长过程中可以是等压的和等温的，例如，以帮助提供更高的过程产量。

虽然可以在上述整个压力范围内使用CDE方法，但由于在这些压力下吸附原子的扩散长度比在LP和UHV短，因此在减压工艺空间中的高压实现方式可能是理想的。在LP和UHV沉积中，原子易于向远离沉积区域的台阶角扩散。因此，例如，减压沉积和蚀刻的超晶格沉积可以具有比LP和UHV处理的晶片更光滑的表面。

示例蚀刻剂气体可以包括Cl₂和HCl。HCl和Cl₂对于沉积在图案化/结构化晶片上的超晶格结构能很好工作，因为这些蚀刻剂在例如大气压和减压化学气相沉积工艺所使用的温度和压力范围内，几乎或根本不蚀刻硅的氧化物和/或氮化物。例如，也可以使用其它合适的蚀刻剂，诸如NF₃。诸如TMAH(C₄H₁₃NO)之类的液体蚀刻剂可以在室温下通过循环地去除晶片并将其重新引入到生长反应器中来进行蚀刻。

然后，在方框109，可以重复以上关于方框104-108所示的步骤以创建期望数量的超晶格25的层组。在图11中所示的示例中，存在四个层组，但是在其它实施例中，可以使用更多或更少的组。此外，如上所述，在不同的实施例中，基础硅部分46a-46d中的每一个可以具有相同数量的硅单层、交替数量的硅单层，或具有不同数量的硅单层。

一旦形成所有的基础硅部分46a-46d和氧单层50，就可以生长另一个外延硅层52(图12)以创建用于超晶格25的最终盖层(方框110)。作为示例，选择性外延生长可以用于为典型应用覆盖MST膜，但在一些情况下，可以使用非选择性、伪选择性或三种生长方法的任意组合。伪选择性生长涉及循环方法，即，一次沉积和一次蚀刻。图5的方法说明性地在方框111处结束，但是可以执行进一步的处理步骤以创建结合超晶格25的不同类型的半导体器件，如将在下面进一步讨论的。

可以将上述工艺视为伪选择性外延生长，其中将非晶和/或多晶硅蚀刻速率选择为比外延蚀刻速率快。换句话说，将多晶和/或非晶与外延蚀刻速率比率被选择为大于1。如果不是这种情况，那么在从晶片非单晶结构中去除不想要的非选择性沉积物之前，整个超晶格间隔物将在蚀刻期间丢失。更特别地，可以基于对于给定的应用在超晶格25中期望减少缺陷的积极程度来调节蚀刻比率。作为示例，多晶硅和/或非晶硅与外延蚀刻选择性的比率可以大于1.5，并且更特别地在1.5至10的范围内。但是，在一些实施例中也可以使用更高的选择性比率。

现在转到图13的流程图100'，提供了另一个示例方法，该方法已经是选择性的而没有回蚀。这里，省略了图5中方框105-106处所示的初始毯覆生长和退火步骤，取而代之的是进行冷却和选择性外延生长(例如，8至)(方框117')以限定超晶格25的基础硅部分46a-46d。例如，随后的回蚀可以在2至的范围内。在这种情况下，可以选择相对高但是在间隔物生长的给定压力和温度下仍可控制的蚀刻速率，使得以最高速率去除缺陷，从而最小化对工艺产量的影响。

伪选择性工艺100和选择性工艺100'都具有改进的回蚀缺陷性。可以通过增加初始外延生长的量来调整回蚀的量，因此存在相对宽的用于改善缺陷性的可能性窗口。可以使用以上提供的范围来选择特定的工艺值，使得沉积和蚀刻的量有利地产生用于最终的MST膜25的期望的间隔物厚度和缺陷水平。这里同样，如本领域技术人员将认识到的，用于间隔物的层组数和厚度将基于MST膜25的期望应用而不同。

如上所述，在完成图5或13中所示的工艺步骤之后，可以执行附加的处理步骤以创建各种器件，诸如现在参考图14描述的平面MOSFET 20。但是，本领域的技术人员将认识到，本文中识别的材料和技术可以用在许多不同类型的半导体器件中，诸如分立器件和/或集成电路。所示的MOSFET 20包括基板21、源极/漏极区域22、23、源极/漏极延伸部分26、27以及由超晶格25提供的它们之间的沟道区域。如本领域技术人员将认识到的，源极/漏极硅化物层30、31和源极/漏极触点32、33覆盖在源极/漏极区域上。虚线34、35所示的区域是最初由超晶格25形成的可选的残留部分，但是此后被重掺杂。在其它实施例中，可以不存在这些残留的超晶格区域34、35，如本领域技术人员也将认识到的。栅极35示例性地包括与由超晶格25提供的沟道相邻的栅极绝缘层37，以及在栅极绝缘层上的栅电极层36。在图示的MOSFET 20中还提供了侧壁隔离物40、41。使用上述制造技术，可以在邻近非半导体单层50界面的超晶格25的一个或多个基础半导体部分46a-46n中实现≤1×10⁵/cm²的缺陷密度。

还应当注意的是，在图5和13所示的方法的一些实施例中，可以在缺陷消除之后(即，在方框108、108'所示的步骤之后)可选地执行附加的外延生长。如上所述，本文讨论的方法被有利地用于帮助优化初始沉积与蚀刻比率以消除晶体缺陷。在一些情况下，可能期望附加的外延生长，因为对于给定的一组工艺条件，用于器件性能的最佳最终间隔物厚度可能太厚，以至于其超出最佳沉积与蚀刻比率。因此，在缺陷消除之后，可以使用附加量的硅间隔物生长，以满足器件间隔物厚度目标。如本领域技术人员将认识到的，在方框108、108'处所示的步骤完成之后，缺陷已经被去除并且任何附加的外延生长可以被无缺陷地生长。

作为示例，在插入的氧单层之间具有期望的间隔物的应用中，硅的外延生长和回蚀可能不足以蚀刻达到缺陷的根，并出于产量考虑这可能导致非期望的过量生长和蚀刻量。生长总共的硅并回蚀从而留下的外延间隔物籽晶可能更高效。然后，在本示例中可以生长剩余的

该方法的另一个潜在优势是膜形态。如果生长相对厚的间隔物层并充分蚀刻以完全去除所有缺陷，那么这可能会在曾经存在缺陷的区域中导致蚀刻凹坑(pits)。生长过程的性质是使得如果压痕浅且直径足够小，那么它与表面迁移一起将使这些凹坑平滑。在一些深度和直径下，甚至增强的生长动力学以及凹坑内和凹坑周围的表面迁移都不足以允许在完成超晶格生长之前使凹坑弄平/平滑/填充。

一般而言，以较高的速率下降氧将导致更多的缺陷，但也会导致更高的氧化吞吐量。这样的一个示例是在高于最佳剂量温度下的氧化，出于吞吐量的考虑，其可能接近较高的硅间隔物生长温度。在较高的温度下，某些氧可能会与硅键合，从而在硅间隔物沉积中形成缺陷。但是，上述方法有利地允许在工艺温度、压力或载气环境方面进行一些权衡，这对于氧化可能不是最佳的，但是除了高吞吐量工艺外，仍然还实现了最终的低缺陷密度外延超晶格。以更高的吞吐量为目标的方法可能是使初始硅层小于器件目标间隔物的厚度。但是，这是可以接受的，因为如上所述可以在现在无缺陷硅隔离物籽晶的顶部上生长附加的无缺陷硅以实现目标隔离物厚度。

另一个示例将是由于硅生长过程而引发缺陷。在非常低的温度下生长的硅(例如，与提高的氧化温度匹配)可能会有沉积的硅吸附原子，并且没有时间移动到正确的晶格位。例如，可以通过以高生长速率在400至600℃的温度范围内沉积外延层来生成这种类型的硅生长情况。例如，位于间隙位的硅原子会导致位错形成，并在整个随后的外延堆叠中传播。同样，基于所选择的工艺条件，回蚀将以最佳沉积与蚀刻比率来抛光/去除缺陷。然后可以在蚀刻之后添加附加的硅，以帮助确保最终间隔物厚度粘附到期望的器件目标。如本领域技术人员将认识到的，可以根据导致无缺陷生长的工艺条件来生长附加的硅。

受益于本文提出的教导，本领域技术人员将想到许多修改和其它实施例。因此，应该理解的是，本公开不限于本文公开的具体示例性实施例。