具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部。基于所描述的本公开实施例，本领域普通技术人员在无需创造性劳动的前提下获得的所有其他实施例都属于本公开保护的范围。在以下描述中，一些具体实施例仅用于描述目的，而不应该理解为对本公开有任何限制，而只是本公开实施例的示例。在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。应注意，图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。

除非另外定义，本公开实施例使用的技术术语或科学术语应当是本领域技术人员所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似词语并不表示任何顺序、数量或重要性，而只是用于区分不同的组成部分。

此外，在本公开实施例的描述中，术语“连接至”或“相连”可以是指两个组件直接连接，也可以是指两个组件之间经由一个或多个其他组件相连。此外，这两个组件可以通过有线或无线方式相连或相耦合。

在本公开实施例的描述中，术语“有效脉冲沿”指代能够触发相关器件基于脉冲边沿执行操作的脉冲沿。在一些实施例中，可以利用脉冲信号的上升沿触发相关器件执行操作，则脉冲信号的上升沿即为有效脉冲沿。在其他实施例中，可以利用脉冲信号的下降沿触发相关器件执行操作，则脉冲信号的下降沿即为有效脉冲沿。

在本公开实施例的描述中，术语“有效电平”指代能够使基于电平执行操作的器件执行操作的信号的电平。在一些实施例中，器件可以基于高电平执行操作，则高电平为有效电平。在其他实施例中，有效电平也可以是低电平。

此外，在本公开实施例的描述中，术语“有效脉冲持续时间”指代有效电平的持续时间段。

本公开实施例提供了一种控制信号发生器，该控制信号发生器可以根据K个输入时钟信号生成任意数量的控制信号，其中K是大于等于3的整数。在下文中，将以生成多路扫描信号的控制信号发生器为例来描述本公开的实施例。然而，本领域技术人员可以理解，本公开不限于此。例如，可以通过改变K个输入时钟信号的时序、周期或占空比等来获得任何期望的控制信号。

多路扫描信号是一种常用的控制信号，例如可以应用于图像显示、数据处理等多种应用场景中。生成多路扫描信号的常规方法是采用计数器，利用计数器对时钟信号进行计数，并通过译码器生成所需的多路扫描信号。这通常需要较多的组合逻辑器件来实现。而随着组合逻辑器件的增加，器件之间的时序要求将变得非常严格，时序的冗余度变得越来越小。随着时序冗余度的减小，电路可靠性降低，严重时将导致误操作。

图1示意性地示出了根据本公开实施例的控制信号发生器100的框图。如图1所示，根据本公开实施例的控制信号发生器100包括级联的N级控制信号发生电路101，在图中分别表示为控制信号发生电路1、……、控制信号发生电路n-1、控制信号发生电路n、……和控制信号发生电路N，其中N是大于等于1的整数。

如图1所示，控制信号发生器100可以接收彼此之间的有效脉冲沿相差设定时间的K个时钟信号，分别表示为CK₁、CK₂、……和CK_K，其中K是大于等于3的整数。该K个时钟信号可以经由K条时钟信号线提供。

根据本公开实施例的N级控制信号发生电路中的第n级控制信号发生电路可以基于该K个时钟信号中的第k个时钟信号生成选通信号，并基于所生成的选通信号依次输出K个时钟信号中的其他K-1个时钟信号中的至少两个时钟信号作为控制信号发生器100输出的控制信号。其中n和k均为自然数，n大于等于1且小于等于N，k大于等于1且小于等于K。

如图1所示，以每个控制信号发生电路可以输出m个控制信号为例进行描述，其中m为大于等于2且小于等于K-1的整数。当然本公开的实施例不限于此，每级控制信号发生电路可以输出相同数量的控制信号，也可以输出大于等于2且小于等于K-1范围内任意数量的信号。

如图1所示，控制信号发生电路1输出的m个控制信号分别表示为Z₁₁至Z_1m，控制信号发生电路n输出的m个控制信号分别表示为Z_n1至Z_nm，因此由N个控制信号发生电路级联构成的控制信号发生器可以输出N*m个控制信号，从而可以通过改变级联的控制信号发生电路的数量来实现任意数量的控制信号，并使N*m的值远大于K的值。根据本公开实施例，每一级的控制信号发生电路结构简单，使得通过级联的方式构成的控制信号发生器100规模得以降低并且易于扩展。

根据本公开的实施例，输入到第n级控制信号发生电路的第k个时钟信号的有效脉冲沿位于第n-1级控制信号发生电路的选通信号的有效脉冲持续时间内。

如图1所示，第n级控制信号发生电路的第k个时钟信号表示为CK_k，第n-1级控制信号发生电路的选通信号表示为S_n-1。通过将第n-1级控制信号发生电路与第n级控制信号发生电路级联，将选通信号S_n-1电连接到第n级控制信号发生电路的输入端，使第k个时钟信号CK_k的有效脉冲沿位于选通信号S_n-1的有效脉冲持续时间内，能够保证可靠地生成第n级控制信号发生电路的选通信号，从而为控制信号发生器100提供充足的时序冗余度，将在后面结合具体的示例详细说明。

图2示意性地示出了根据本公开实施例的相邻的第n-1级和第n级控制信号发生电路的框图。

如图2所示，根据本公开实施例的每一级控制信号发生电路包括选通子电路210和至少两个开关子电路220。其中，选通子电路210包括第一输入端IN1[210]、第二输入端IN2[210]和输出端OUT[210]。以第n级控制信号发生电路为例，第n级控制信号发生电路的选通子电路210的第一输入端IN1[210]电连接到第n-1级控制信号发生电路的选通子电路210的输出端OUT[210]，以接收第n-1级控制信号发生电路的选通信号S_n-1。第n级控制信号发生电路的选通子电路210的第二输入端IN2[210]电连接为接收K个时钟信号中的第k个时钟信号CK_k。第n级控制信号发生电路的选通子电路210的输出端OUT[210]电连接到本级的至少两个开关子电路220的第一输入端IN1[220]，以向开关子电路220提供第n级控制信号发生电路的选通信号S_n。

如图2所示，每个开关子电路220具有第一输入端IN1[220]、第二输入端IN2[220]和输出端OUT[220]。以第n级控制信号发生电路为例，每个开关子电路220的第二输入端IN2[220]电连接为接收其他K-1个时钟信号中除第k个时钟信号CK_k以外的一个时钟信号。在该实施例中，第n级控制信号发生电路包括m个开关子电路220，每个开关子电路220的第二输入端IN2[220]接收一个时钟信号，分别表示为CK_k+1、……CK_k+m。每个开关子电路220输出一个控制信号，分别表示为Z_n1至Z_nm。如图2所示，选通子电路210的输出端OUT[210]电连接到所有m个开关子电路220的第一输入端IN1[220]，可以使m个开关子电路220同时导通。

根据本公开的实施例，第n级控制信号发生电路的选通子电路210的第二输入端IN2[210]还与第n-1级控制信号发生电路的至少两个开关子电路220中的一个开关子电路220(即第一开关子电路)的第二输入端IN2[220]电连接，该第n-1级控制信号发生电路的开关子电路220(即第一开关子电路)是第n-1级控制信号发生电路中依次输出控制信号的至少两个开关子电路中最后一个输出控制信号的开关子电路。

如图2所示，第n级控制信号发生电路的选通子电路210的第二输入端IN2[210]与第n-1级控制信号发生电路的第m个开关子电路220的第二输入端IN2[220]电连接在一起。这种结构保证第k个时钟信号CK_k的有效脉冲沿能够可靠地位于第n-1级控制信号发生电路的选通信号S_n-1的有效脉冲持续时间内。

应当注意的是，所述最后一个输出并不意指结构上的位置，而是在选通信号S_n-1的有效脉冲持续时间内，所有开关子电路输出控制信号的先后顺序。

在一些实施例中，选通子电路210可以由锁存器构成。锁存器的数据输入端可以作为选通子电路210的第一输入端，锁存器的时钟输入端可以作为选通子电路210的第二输入端。以下的示例将以采用D锁存器作为选通子电路210为例进行描述，但本公开不限于此，可以采用其他的电路结构作为选通子电路210。

下面将结合具体示例对控制信号发生器的工作过程进行说明。

图3A示意性地示出了具有3个时钟信号的控制信号发生器300的示例框图，图3B示意性地示出了图3A所示控制信号发生器300的时序图。

如图3A所示，每个虚线框示出一级控制信号发生电路，仍以N级控制信号发生电路级联为例。控制信号发生器300接收3个时钟信号CK₁、CK₂和CK₃，这3个时钟信号周期相同且占空比均为1/3，并且CK₁、CK₂和CK₃的有效脉冲沿(例如上升沿)彼此相差1/3时钟周期。

时钟信号CK₁、CK₂和CK₃的波形如图3B所示。在一个时钟周期内，时钟信号CK₁与时钟信号CK₂的有效脉冲沿相差1/3时钟周期，时钟信号CK₂与时钟信号CK₃的有效脉冲沿相差1/3时钟周期。

如图3A所示，控制信号发生器300的每一级控制信号发生电路可以包括一个D锁存器和两个开关子电路。以第2级控制信号发生电路为例，第2级控制信号发生电路的D锁存器的数据输入端与第1级控制信号发生电路的D锁存器的输出端电连接。第2级控制信号发生电路的D锁存器的时钟输入端与第1级控制信号发生电路的开关子电路12的第二输入端电连接。第2级控制信号发生电路D锁存器的输出端与第3级控制信号发生电路的D锁存器的数据输入端电连接，第2级控制信号发生电路的D锁存器的输出端还电连接到开关子电路21的第一输入端和开关子电路22的第一输入端。

应当理解，可以通过时钟信号线来提供时钟信号CK₁、CK₂和CK₃。其中每个D锁存器和每个开关子电路的输入端处的相同的时钟信号表示这些输入端都电连接在一起，并电连接到相同的时钟信号线。

根据该示例，控制信号发生器300的第n级控制信号发生电路的锁存器n的数据输入端电连接为接收时钟信号CK_{k MOD K}，则开关子电路n1的第二输入端可以电连接为接收CK_{(k+1)MOD K}，开关子电路n2的第二输入端可以电连接为接收CK_{(k+2)MOD K}，并且第n级控制信号发生电路的锁存器n+1的时钟输入端与第n级控制信号发生电路的开关子电路n2的第二输入端电连接在一起。其中，“MOD”为取余数运算符，K为时钟信号的数量，即K＝3。

如图3A所示，在第1级控制信号发生电路中，锁存器1的时钟输入端电连接为接收时钟信号CK₁，开关子电路11的第二输入端电连接为接收CK₂，开关子电路12的第二输入端电连接为接收CK₃。

在第2级控制信号发生电路中，锁存器2的时钟输入端电连接为接收时钟信号CK₃，开关子电路21的第二输入端电连接为接收CK₁((3+1)MOD 3＝1)，开关子电路22的第二输入端电连接为接收CK₂((3+2)MOD 3＝2)。

在第3级控制信号发生电路中，锁存器3的时钟输入端电连接为接收时钟信号CK₂，开关子电路31的第二输入端电连接为接收CK₃((2+1)MOD 3＝3)，应注意由于时钟信号下标的取值为1、2或3，因此将(2+1)MOD 3的结果记为3，开关子电路32的第二输入端电连接为接收CK₁((2+2)MOD 3＝1)。

在图3A中，第N级控制信号发生电路中锁存器N的时钟输入端电连接为接收时钟信号CK_I，CK_I(以及CK_I+1和CK_I+2)可以是CK₁、CK₂和CK₃之一，由级联的控制信号发生电路的数量决定。

控制信号发生器300的工作时序参考图3B。

如图3B所示，首先在第1级控制信号发生电路的D锁存器的数据输入端施加一个使能信号EN，要求使能信号EN的有效脉冲持续时间应确保第一时钟信号CK₁的有效脉冲沿位于使能信号EN的有效脉冲持续时间内，以确保锁存器1可靠地动作。

在使能信号EN为有效电平(例如高电平)时，锁存器1在时钟信号CK₁的有效脉冲沿(例如上升沿)的作用下，输出选通信号S₁，如图3B所示，S₁变为有效电平(例如高电平)。

在选通信号S₁变为高电平后，开关子电路11和开关子电路12均被导通，因此可以将分别施加到开关子电路11和开关子电路12的时钟信号CK₂和CK₃依次输出。如图3B所示，在S₁为高电平期间，时钟信号CK₂经由开关子电路11输出为控制信号Z₁₁，CK₃经由开关子电路12输出为控制信号Z₁₂。

在第1级控制信号发生电路的选通信号S₁保持为高电平期间，第2级控制信号发生电路的锁存器2在时钟信号CK₃的有效脉冲沿(例如上升沿)的触发下，输出选通信号S₂，如图3B所示，S₂变为有效电平(例如高电平)。

在选通信号S₂变为高电平后，开关子电路21和开关子电路22均被导通，因此可以将分别施加到开关子电路21和开关子电路22的时钟信号CK₁和CK₂依次输出。如图3B所示，在S₂为高电平期间，时钟信号CK₁经由开关子电路21输出为控制信号Z₂₁，CK₂经由开关子电路22输出为控制信号Z₂₂。

在第2级控制信号发生电路的选通信号S₂保持为高电平期间，第3级控制信号发生电路的锁存器3在时钟信号CK₂的有效脉冲沿(例如上升沿)的作用下，输出选通信号S₃，如图3B所示，S₃变为有效电平(例如高电平)。

在选通信号S₃变为高电平后，开关子电路31和开关子电路32均被导通，因此可以将分别施加到开关子电路31和开关子电路32的时钟信号CK₃和CK₁依次输出。如图3B所示，在S₃为高电平期间，时钟信号CK₃经由开关子电路31输出为控制信号Z₃₁，CK₁经由开关子电路32输出为控制信号Z₃₂。

根据图3A和图3B所示的示例，仅基于3个时钟信号，并利用少量器件，就可以生成任意数量的控制信号，显著地简化了控制信号发生器的结构。

基于脉冲边沿来执行操作的器件易发生竞争冒险。例如，D锁存器时钟输入端所接收的时钟信号的有效脉冲沿与其数据输入端的信号的脉冲沿非常接近时，D锁存器的动作将不再可靠，很可能产生误操作。

如图3B所示，根据该示例，锁存器2的时钟信号CK₃的有效脉冲沿位于选通信号S₁的有效脉冲持续时间内，并且距选通信号S₁的有效脉冲持续时间结束，即S₁的下降沿的到来保持有1/3时钟周期(即一个占空比)，这样的时间裕度能够确保锁存器2可靠地动作。同样地，锁存器3的时钟信号CK₂的有效脉冲沿位于选通信号S₂的有效脉冲持续时间内，并且距选通信号S₂的下降沿的到来保持了1/3时钟周期(即一个占空比)，从而确保锁存器3可靠地动作。因此，控制信号发生器300可以具有较好的时序冗余度。

另外，如图3A所示，当级联的控制信号发生电路的数量大于等于3个时，还可以将最后一级控制信号发生电路的选通子电路(即锁存器N)的输出端与第1级控制信号发生电路的选通子电路(即锁存器1)的第一输入端电连接。这样，将选通信号S_N施加到锁存器1的数据输入端，由此可以构成循环结构，特别适用于循环处理结构中，例如图像显示。

图4A示意性地示出了具有4个时钟信号的控制信号发生器400的示例框图，图4B示意性地示出了图4A所示控制信号发生器400的时序图。

如图4A所示，控制信号发生器400接收4个时钟信号CK₁、CK₂、CK₃和CK₄，这4个时钟信号周期相同且占空比均为1/4，并且CK₁、CK₂、CK₃和CK₄的有效脉冲沿(例如上升沿)彼此相差1/4时钟周期。时钟信号CK₁、CK₂、CK₃和CK₄的波形如图4B所示。

如图4A所示，控制信号发生器400的每一级控制信号发生电路包括一个D锁存器和两个开关子电路。以第2级控制信号发生电路为例，第2级控制信号发生电路的D锁存器的数据输入端与第1级控制信号发生电路的D锁存器的输出端电连接。第2级控制信号发生电路的D锁存器的时钟输入端与第1级控制信号发生电路的开关子电路12的第二输入端电连接。第2级控制信号发生电路D锁存器的输出端与第3级控制信号发生电路的D锁存器的数据输入端电连接，第2级控制信号发生电路的D锁存器的输出端还电连接到开关子电路21的第一输入端和开关子电路22的第一输入端。

应当理解，可以通过时钟信号线来提供时钟信号CK₁、CK₂、CK₃和CK₄。其中每个D锁存器和每个开关子电路的输入端处的相同的时钟信号表示这些输入端都电连接在一起，并电连接到相同的时钟信号线。

根据该示例，控制信号发生器400的第n级控制信号发生电路的锁存器n的数据输入端电连接为接收时钟信号CK_{k MOD K}，则开关子电路n1的第二输入端可以电连接为接收CK_{(k+1)MOD K}，开关子电路n2的第二输入端可以电连接为接收CK_{(k+2)MOD K}，并且第n级控制信号发生电路的锁存器n+1的时钟输入端与第n级控制信号发生电路的开关子电路n2的第二输入端电连接在一起。其中，“MOD”为取余数运算符，K为时钟信号的数量，即K＝4。

如图4A所示，在第1级控制信号发生电路中，锁存器1的时钟输入端电连接为接收时钟信号CK₁，开关子电路11的第二输入端电连接为接收CK₂，开关子电路12的第二输入端电连接为接收CK₃。

在第2级控制信号发生电路中，锁存器2的时钟输入端电连接为接收时钟信号CK₃，开关子电路21的第二输入端电连接为接收CK₄((3+1)MOD 4＝4，由于时钟信号下标的取值为1、2、3或4，因此将(3+1)MOD 4的结果记为4)，开关子电路22的第二输入端电连接为接收CK₁((3+2)MOD 4＝1)。

同样地，图4A中第N级控制信号发生电路的时钟信号CK_I(以及CK_I+1和CK_I+2)可以是CK₁、CK₂、CK₃和CK₄之一，由级联的控制信号发生电路的数量决定。

在第3级控制信号发生电路中，锁存器3的时钟输入端电连接为接收时钟信号CK₁，因此第3级控制信号发生电路的结构与第1级控制信号发生电路。同理，第4级控制信号发生电路的结构与第2级控制信号发生电路，并以此类推。

控制信号发生器400的工作时序参考图4B。

如图4B所示，首先在第1级控制信号发生电路的D锁存器的数据输入端施加一个使能信号EN，要求使能信号EN的有效脉冲持续时间应确保第一时钟信号CK₁的有效脉冲沿位于使能信号EN的有效脉冲持续时间内，以确保锁存器1可靠地动作。

在使能信号EN为有效电平(例如高电平)时，锁存器1在时钟信号CK₁的有效脉冲沿(例如上升沿)的作用下，输出选通信号S₁，如图4B所示，S₁变为有效电平(例如高电平)。

在选通信号S₁变为高电平后，开关子电路11和开关子电路12均被导通，因此可以将分别施加到开关子电路11和开关子电路12的时钟信号CK₂和CK₃依次输出。如图4B所示，在S₁为高电平期间，时钟信号CK₂经由开关子电路11输出为控制信号Z₁₁，CK₃经由开关子电路12输出为控制信号Z₁₂。

在第1级控制信号发生电路的选通信号S₁保持为高电平期间，第2级控制信号发生电路的锁存器2在时钟信号CK₃的有效脉冲沿(例如上升沿)的作用下，输出选通信号S₂，如图4B所示，S₂变为有效电平(例如高电平)。

在选通信号S₂变为高电平后，开关子电路21和开关子电路22均被导通，因此可以将分别施加到开关子电路21和开关子电路22的时钟信号CK₄和CK₁依次输出。如图4B所示，在S₂为高电平期间，时钟信号CK₄经由开关子电路21输出为控制信号Z₂₁，CK₁经由开关子电路22输出为控制信号Z₂₂。

如图4B所示，根据该示例，锁存器2的时钟信号CK₃的有效脉冲沿位于选通信号S₁的有效脉冲持续时间内，并且距选通信号S₁的有效脉冲持续时间结束，即S₁的下降沿的到来保持有1/2时钟周期，这样的时间裕度可以充分地确保锁存器2可靠地动作。同样地，锁存器3的时钟信号CK₁的有效脉冲沿位于选通信号S₂的有效脉冲持续时间内，并且距选通信号S₂的下降沿的到来保持有1/2时钟周期，从而充分地确保锁存器3可靠地动作。因此，控制信号发生器400可以具有改进的时序冗余度。

可以看出，相比于图3A和图3B所示的示例，图4A和图4B所示的示例的时序冗余度得到提高，控制信号发生器400可以更加可靠地工作。

同样地，如图4A所示，当级联的控制信号发生电路的数量大于等于3个时，还可以将最后一级控制信号发生电路的锁存器N的输出端与第1级控制信号发生电路的锁存器1的第一输入端电连接，以构成循环结构。

图5A示意性地示出了具有4个时钟信号的控制信号发生器500的另一示例框图，图5B示意性地示出了图5A所示控制信号发生器500的时序图。

如图5A所示，控制信号发生器500的每一级控制信号发生电路包括1个D锁存器和3个开关子电路。以第2级控制信号发生电路为例，第2级控制信号发生电路的D锁存器的数据输入端与第1级控制信号发生电路的D锁存器的输出端电连接。第2级控制信号发生电路的D锁存器的时钟输入端与第1级控制信号发生电路的开关子电路13的第二输入端电连接。第2级控制信号发生电路D锁存器的输出端与第3级控制信号发生电路的D锁存器的数据输入端电连接，第2级控制信号发生电路的D锁存器的输出端还电连接到开关子电路21的第一输入端、开关子电路22的第一输入端和开关子电路23的第一输入端。

根据该示例，控制信号发生器500的第n级控制信号发生电路的锁存器n的数据输入端电连接为接收时钟信号CK_{k MOD K}，则开关子电路n1的第二输入端可以电连接为接收CK_{(k+1)MOD K}，开关子电路n2的第二输入端可以电连接为接收CK_{(k+2)MOD K}，开关子电路n3的第二输入端可以电连接为接收CK_{(k+3)MOD K}，并且第n级控制信号发生电路的锁存器n+1的时钟输入端与第n级控制信号发生电路的开关子电路n2的第二输入端电连接在一起。其中，“MOD”为取余数运算符，K为时钟信号的数量，即K＝4。

如图5A所示，在第1级控制信号发生电路中，锁存器1的时钟输入端电连接为接收时钟信号CK₁，开关子电路11的第二输入端电连接为接收CK₂，开关子电路12的第二输入端电连接为接收CK₃，开关子电路13的第二输入端电连接为接收CK₄。

在第2级控制信号发生电路中，锁存器2的时钟输入端电连接为接收时钟信号CK₄，开关子电路21的第二输入端电连接为接收CK₁((4+1)MOD 4＝1)，开关子电路22的第二输入端电连接为接收CK₂((4+2)MOD 4＝2)，开关子电路23的第二输入端电连接为接收CK₃((4+3)MOD 4＝3)。

同样地，图5A中第N级控制信号发生电路的时钟信号CK_I(以及CK_I+1、CK_I+2和CK_I+3)可以是CK₁、CK₂、CK₃和CK₄之一，由级联的控制信号发生电路的数量决定。

控制信号发生器500的工作时序参考图5B，其与图4A和图4B所示示例的主要区别在于，在选通信号S₁变为高电平后，开关子电路11、开关子电路12和开关子电路13均被导通，因此可以将时钟信号CK₂、CK₃和CK₄依次输出。如图5B所示，在S₁为高电平期间，时钟信号CK₂经由开关子电路11输出为控制信号Z₁₁，CK₃经由开关子电路12输出为控制信号Z₁₂，CK₄经由开关子电路13输出为控制信号Z₁₃。

另外，如图5B所示，在第1级控制信号发生电路的选通信号S₁保持为高电平期间，第2级控制信号发生电路的锁存器2在时钟信号CK₄的有效脉冲沿(例如上升沿)的作用下，输出选通信号S₂，如图5B所示，S₂变为有效电平(例如高电平)。这样，可以使得每一级控制信号发生电路的时钟信号的有效脉冲沿距选通信号的下降沿的到来保持有1/4时钟周期(即一个占空比)。

可以看出，相比于图4A和图4B所示的示例，控制信号发生器500可以在每一级控制信号发生电路中输出更多的控制信号，但时钟信号与选通信号之间的时间裕度有所减小。实际应用中，可以根据需要来控制信号发生器400或控制信号发生器500。

图6示意性地示出了根据本公开实施例的开关子电路的电路图。

如图6所示，以第n级控制信号发生电路的第一个开关子电路为例，开关子电路包括传输门61、第一反相器62和晶体管63。传输门61的控制端作为开关子电路的第一输入端，第n级控制信号发生电路的选通信号S_n和经由第一反相器61输出的反向的选通信号S_n分别电连接到传输门61的两个控制端。传输门61的数据输入端作为开关子电路的第二输入端，电连接为接收时钟信号CK_k+1。传输门61的输出端作为开关子电路的输出端。在图6中，在传输门61的输出端还电连接有串联连接的两个反相器，其目的是为了增加传输门的带负载能力，在串联连接的反相器的输出端输出控制信号Z_n1。当选通信号S_n为高电平时，传输门61导通，时钟信号CK_k+1经由传输门和串联连接的两个反相器输出为控制信号Z_n1。

图6所示的开关子电路仅为示例，本公开不限于此。

图7示意性地示出了根据本公开实施例的控制信号发生器的驱动方法的流程图。如图7所示，该驱动方法包括：

在步骤S710中，将彼此之间的有效脉冲沿相差设定时间的K个时钟信号施加到控制信号发生器。

在步骤S720中，第n级控制信号发生电路基于K个时钟信号中的第k个时钟信号以及第n-1级控制信号发生电路的选通信号生成第n级控制信号发生电路的选通信号。

在步骤S730中，第n级控制信号发生电路基于第n级控制信号发生电路的选通信号依次输出其他K-1个时钟信号中的至少两个时钟信号作为控制信号。

根据本公开的实施例，响应于将彼此之间的有效脉冲沿相差设定时间的K个时钟信号施加到控制信号发生器，还将使能信号施加到第1级控制信号发生电路以启动控制信号发生器。

在该驱动方法中，第k个时钟信号的有效脉冲沿位于第n-1级控制信号发生电路的选通信号的有效脉冲持续时间内。

根据本公开的实施例，控制信号发生器采用将N级控制信号发生电路级联的结构构成，相比于采用计数器加解码器结构的控制信号发生器，可以简化电路结构，并能够有效地减小电路规模功耗。

根据本公开的实施例，利用有效脉冲沿位于第n-1级控制信号发生电路的选通信号的有效脉冲持续时间内的第k个时钟信号来生成第n级控制信号发生电路的选通信号，使得控制信号发生器具有更充足的时序冗余度，提高了控制信号发生器的可靠性。

应当注意的是，在以上的描述中，仅以示例的方式，示出了本公开实施例的技术方案，但并不意味着本公开实施例局限于上述步骤和结构。在可能的情形下，可以根据需要对步骤和结构进行调整和取舍。因此，某些步骤和单元并非实施本公开实施例的总体发明思想所必需的元素。

至此已经结合优选实施例对本公开进行了描述。应该理解，本领域技术人员在不脱离本公开实施例的精神和范围的情况下，可以进行各种其它的改变、替换和添加。因此，本公开实施例的范围不局限于上述特定实施例，而应由所附权利要求所限定。