具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接触的实施例。此外，本发明可在各个实例中重复参考数字和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或结构之间的关系。

而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。该装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以类似地作出相应的解释。

图1是根据一些实施例的具有反熔丝器件的存储器单元100。例如，如图1所示，存储器单元100包括第一晶体管(即，M1)105和第二晶体管(即，M2)110。在示例性实施例中，第一晶体管105是数据晶体管，而第二晶体管110是反熔丝。第一晶体管105与第二晶体管110串联连接。存储器单元100可以是一次可编程(OTP)存储器单元。

第一晶体管105包括栅极120、漏极130和源极140。栅极120与字线(WL)连接，而漏极130与位线(BL)连接。在示例性实施例中，第一晶体管105是对称的。即，可以选择源极(即，源极140)作为漏极(即，漏极130)，而可以选择漏极(即，漏极130)作为源极(即，源极140)。第一晶体管105的示例可以包括金属氧化物半导体场效应晶体管(MOSFET)、n沟道金属氧化物半导体(nMOS)晶体管、p沟道金属氧化物半导体晶体管(pMOS)和互补金属氧化物半导体(CMOS)晶体管。然而，其它类型的晶体管也在本发明的范围内。

第二晶体管110包括栅极150、漏极160和源极170。第一晶体管105的源极140连接到第二晶体管110的漏极160。第二晶体管110的栅极150连接到字线可编程(WLP)且源极170是浮动的。在一些示例中，第二晶体管110的源极170接地。在示例性实施例中，第二晶体管110是对称的。即，可以选择源极(即，源极170)作为漏极(即，漏极160)，而可以选择漏极(即，漏极160)作为源极(即，源极170)。第二晶体管110的示例可以包括MOSFET、nMOS晶体管、pMOS晶体管和CMOS晶体管。然而，其它类型的晶体管也在本发明的范围内。

在图1的存储器单元100中，第二晶体管110用作反熔丝，其中漏极160和源极170作为反熔丝的两个端子。在被编程之前，第二晶体管110不可操作。即，漏极160和源极170没有电连接。例如，漏极160和源极170之间的阻抗高，导致漏极160和源极170之间没有电流流动。因此，反熔丝断开。反熔丝在编程完成后闭合。即，漏极160和源极170在被编程之后电连接或短路。在一些示例中，反熔丝可以包括电容器(未示出)。在示例性实施例中，存储器单元100是对称的。即，代替第二晶体管110，第一晶体管105可以是具有漏极130和源极140作为反熔丝的两个端子的反熔丝。

图2图示了根据一些实施例的在编程之后具有反熔丝的存储器单元100的示意图。在编程之后，击穿第二晶体管110(即，反熔丝)，从而与电阻器210和二极管215形成导电路径。然而，对于本领域的普通技术人员来说，在阅读了本公开之后将清楚明白的是，可以仅由电阻器210表示用于第二晶体管110的导电路径。在示例性实施例中，在被编程时永久地击穿反熔丝(即，第二晶体管110)。

再次参考图1，为了编程反熔丝，控制栅极150(即，接通或截止第二晶体管110)且将具有预定振幅和持续时间的编程电压施加到漏极160。例如，当栅极150至源极170的电压(第二晶体管110的V_GS)小于阈值电压(例如，启动第二晶体管110的电压V_T)时，截止第二晶体管110。在示例性实施例中，第二晶体管110的V_T大约为0.4V。即，以大约0.4V接通第二晶体管110。在一些实施例中，编程电压的振幅在1.5-2.0V的范围内，且其编程持续时间在50到100微秒(uS)的范围内。然而，所属领域的技术人员在阅读本发明之后将了解，取决于工艺技术的实施方案和变体，到控制栅极150的电压(即，断开并启动该电压)和编程电压的振幅和持续时间中的每个变化。

图3示出了根据实施例的存储器阵列300。存储器阵列300包括多个存储器单元100。例如，为了图示的目的，存储器阵列300包括两行和三列，因此包括六个存储器单元100，例如，第一存储器单元100(1，1)、第二存储器单元100(1，2)、第三存储器单元100(1，3)、第四存储器单元100(2，1)、第五存储器单元100(2，2)和第六存储器单元100(2，3)。存储器阵列300的多个存储器单元100中的每个包括第一晶体管105和第二晶体管110。存储器阵列300的多个存储器单元100的第一晶体管105和第二晶体管110中的每个包括栅极、漏极和源极，如图1中所示。然而，为了简明起见，在图3中没有示出每个第一晶体管105和第二晶体管110的参考数字。此外，为了简明起见，未示出第一晶体管105和第二晶体管110的每个栅极、漏极和源极的附图标记。

存储器阵列300还包括读出放大器(SA)(即，第一读出放大器SA1、第二读出放大器SA2、第三读出放大器SA3等)、晶体管TC(例如，第一晶体管TC1、第二晶体管TC2、第三晶体管TC3等)、节点NODE(即，第一节点NODE1、第二节点NODE2、第三节点NODE3等)。另外，存储器阵列300还包括字线(即，第一字线WL1、第二字线WL2等)、位线(即，第一位线BL1、第二位线BL2、第三位线BL3等)和字线可编程WLP(即，第一字线可编程WL1、第二字线可编程WL2等)。

第一读出放大器SA1连接到与第一位线BL1连接的第一晶体管TC1。类似地，第二读出放大器SA2连接到第二晶体管TC2，该第二晶体管TC2连接到第二位线BL2。另外，第三读出放大器SA3连接到第三晶体管TC3，该第三晶体管TC3连接到第三位线BL3。第一存储器单元100(1，1)、第二存储器单元100(1，2)和第三存储器单元100(1，3)连接到第一字线WL1和第一字线可编程WLP1。另外，第四存储器单元100(2，1)、第五存储器单元100(2，2)和第六存储器单元100(2，3)连接到第二字线WL2和第二字线可编程WLP2。

所属领域的技术人员在阅读本发明之后将认识到，存储器阵列300的字线可被称为X解码器，而存储器阵列300的位线可被称为Y解码器。此外，仅出于图示目的，存储器阵列300展示为具有六个存储器单元100，其它实施例包括具有不同结构的存储器阵列，该不同结构具有不同数目的存储器单元100、行和列，且所属领域的技术人员从上述实例可了解此类存储器阵列的操作。另外，在根据一个或多个实施例的存储器阵列中使用存储器单元100的变体。本发明不限于存储器单元/阵列的任何特定结构或变体。

与晶体管TC(即，第一晶体管TC1、第二晶体管TC2和第三晶体管TC3)结合的读出放大器(即，第一读出放大器SA1、第二读出放大器SA2和第三读出放大器SA3)用于读取每个存储器单元100的逻辑电平。实际上，读出放大器检测对应存储器单元100的节点NODE(即，第一节点NODE1、第二节点NODE2和第三节点NODE3)处的阻抗。如果阻抗处于逻辑高，则对应的存储器单元100也处于逻辑高(即，其存储位值1)。相反，如果阻抗处于逻辑低，那么对应的存储器单元100也处于逻辑低(即，其存储位值0)。例如，如果选择第一存储器单元100(1，1)，则第一节点NODE1处的逻辑高指示第一存储器单元100(1，1)也处于逻辑高，而第一节点NODE1处的逻辑低指示第一存储器单元100(1，1)也处于逻辑低，等等。

对于另一实例，如果选择第四存储器单元100(2，1)，那么第一节点NODE1处的逻辑高指示第四存储器单元100(2，1)也处于逻辑高，且第一节点NODE1处的逻辑低指示第四存储器单元100(2，1)也处于逻辑低，等等。此外，节点处的阻抗实际上是特定存储器单元100的反熔丝的阻抗。例如，第一存储器单元100(1，1)的第一节点NODE1处的阻抗是与第一存储器单元100(1，1)相关联的反熔丝的阻抗。类似地，第四存储器单元100(2，1)在第一节点1的阻抗是与第四存储器单元100(2，1)相关的反熔丝的阻抗等。结果，当选择第一存储器单元100(1，1)用于读取时，如果与第一存储器单元100(1，1)相关联的反熔丝是高阻抗(例如，相关联的反熔丝断开)，则第一存储器单元100(1，1)处于逻辑高，而如果相关联的反熔丝是低阻抗(例如，相关联的反熔丝是短路的)，则第一存储器单元100(1，1)处于逻辑低等。

为了读取存储器单元100，选择对应的字线WL和对应的晶体管TC，并且对应的读出放大器SA读出对应的节点NODE。当选择用于存储器单元100的字线WL(即，充电到逻辑高)时，其又接通特定存储器单元100的对应第一晶体管105。例如，为了读取第一存储器单元100(1，1)，选择对应的字线WL(例如，第一字线WL1)，其接通与第一存储器单元100(1，1)相关联的第一晶体管105。此外，第一晶体管TC1也被接通。然后，第一读出放大器SA1读出第一节点NODE1处的阻抗。如果第一节点NODE1处于逻辑高，那么第一存储器单元100(1，1)也处于逻辑高，且如果第一节点NODE1处于逻辑低，那么第一存储器单元100(1，1)也处于逻辑低。类似地，为了读取第二存储器单元100(1，2)，选择第一字线WL1，其接通与第二存储器单元100(1，2)相关联的第一晶体管105。此外，第二晶体管TC2也被接通。第二读出放大器SA2然后读出第二节点NODE2处的阻抗。如果第二节点NODE2处于逻辑高，则第二存储器单元100(1，2)也处于逻辑高，并且如果第二节点NODE2处于逻辑低，则第二存储器单元100(1，2)也处于逻辑低等。

为编程存储器单元100，选择对应的字线，且编程对应于所连接的存储器单元100的反熔丝。例如，截止所选择的存储器单元100的第二晶体管110，并且在对应的位线处施加具有适当振幅和周期的电压(例如，V_PROGRAM)。结果，电流从相应的位线流过第二晶体管110的漏极160并使漏极160和源极170短路。一旦反熔丝被编程，则对应的存储器单元100就被编程。例如，为了编程第一存储器单元100(1，1)，选择第一字线WL1，其接通第一存储器单元100(1，1)的第一晶体管105。通过使栅极150浮动或施加小于阈值电压V_T的电压来截止第一存储器单元100(1，1)的反熔丝(即，第二晶体管110)。然后在第一位线BL1上施加振幅为1.5-2V且周期在50-100uS之间的电压V_PROGRAM，这将使电流从第一位线BL1流过反熔丝(即，第二晶体管110)的漏极160，并使漏极160和源极170短路。

类似地，对于第五存储器单元100(2，2)的编程，将高电压(即，具有1.5-2V的振幅和50-100μS之间的周期的V_PROGRAM)施加到第二字线可编程WLP2，并且将1.8V施加到第二字线WL2。由编程电流下拉第二位线BL2。结果，在第五存储器单元100(2，2)的第一晶体管105的栅极120上存在高电压，并且击穿第五存储器单元100(2，2)的第二晶体管110的栅极氧化物。氧化物击穿在第五存储器单元100(2，2)的第二晶体管110的栅极150和源极170之间产生了导电细丝(即，串联的电阻器210和二极管215)，并且第五存储器单元100(2，2)在接通状态下变为低电阻。

在存储器阵列300的读取操作期间，同时存取所有三个位线(即，第一位线BL1、第二位线BL2、第三位线BL3等)。例如，对于读取操作，将与每一位线相关联的位线电流与参考电流(即，I_ref)进行比较。因此，位线电压电平取决于位线电流(即，I_load)，该位线电流包括参考电流I_ref和位线泄漏电流I_BLL(也称为单元电流)。位线电流下拉字线可编程WLP电压电平并减小读取裕度。结果，数据值1的读取裕度受到影响。例如，读取操作期间的总位线电流等于Iref×N，其中N是处于接通状态的存储器单元100的数目(即，等于1的数据值)。因此，读取操作期间的位线电流依赖于数据模式。

在示例性实施例中，本文所公开的技术克服一次可编程存储器的读取操作的位线电流的数据模式依赖性。例如，在本文所公开的技术中，通过使用反馈电路重定向或切断来抑制或禁止(即，控制)单元电流。结果，对于较弱的位，位线电压电平较高，并且提高了读取裕度。另外，将未选择的字线可编程WLP偏压到等于读出放大器SA判定电平的电压，该电压抑制位线泄漏电流。

图4A图示了根据一些实施例的具有示例性反馈电路的存储器件400。在示例性实施例中，存储器件400可为一次性可编程(OTP)存储器。如图4A中所示，存储器件400包括存储器阵列405，该存储器阵列405包括多个存储器单元，诸如存储器单元100。存储器阵列405的多个存储器单元布置成具有预定数目的行和列的矩阵。在示例性实施例中，存储器阵列405与图3的存储器阵列300相同或类似。

存储器件400还包括多路复用器(或MUX)410。多路复用器与存储器阵列405连接或相关联。多路复用器410可操作以帮助从存储器阵列405读取数据并将数据写入到存储器阵列405中。尽管存储器件400示出为仅包括一个多路复用器，但所属领域的一般技术人员在阅读本发明之后将了解，存储器件400可包括多个多路复用器。例如，可以为存储器阵列405的每8行、16行或32行提供一个多路复用器。此外，尽管多路复用器410示出为与存储器阵列405分离，但所属领域的一般技术人员在阅读本发明之后将了解，多路复用器410可为存储器阵列405的一部分。

存储器件400还包括读出放大器SA 415。读出放大器SA 415经由多路复用器410连接到存储器阵列405，并且还用于帮助从存储器阵列405读取数据。读出放大器SA 415在第一节点420处连接到多路复用器410。尽管存储器件400示出为仅包括一个读出放大器SA，但所属领域的一般技术人员将了解，存储器件400可包括多个读出放大器SA。例如，存储器件400可针对存储器阵列405的每一位线包括一个读出放大器SA。此外，尽管读出放大器SA415被示出为单独的实体，但是本领域的普通技术人员在阅读本公开内容之后将明白，读出放大器SA 415可以是存储器阵列405的一部分。在示例性实施例中，读出放大器SA 415与图3的存储器阵列300的第一读出放大器SA1、第二读出放大器SA2和第三读出放大器SA3中的一个或多个相同或类似。

存储器件400还包括逻辑电路425和锁存器430。逻辑电路425在第二节点435连接到读出放大器SA 415。逻辑电路425还连接到锁存器430。例如，逻辑电路425的输入端子在第二节点435连接到读出放大器SA 415的输出部，并且逻辑电路425的输出端子连接到锁存器430的输入端子。逻辑电路425可操作以将存储器阵列405的输出部(也称为DOUT)提供到锁存器430。例如，逻辑电路425可操作以使读出放大器SA 415的输出反向，并将读出放大器SA 415的反向输出作为存储器阵列405的输出提供给锁存器430。锁存器430可操作以存储存储器阵列405的输出。在示例性实施例中，逻辑电路425是NOT逻辑门。然而，所属领域的技术人员在阅读本发明之后将了解，其它类型的反相器电路在本发明的范围内。

继续参考图4A，存储器件400还包括反馈电路440。反馈电路440连接在第一节点420和第二节点435之间。即，反馈电路440的第一端子连接到第一节点420，而反馈电路440的第二端子连接到第二节点435。反馈电路440包括反馈晶体管445和抗尖峰脉冲电路450。抗尖峰脉冲电路450的第一端子连接到第二节点435，而抗尖峰脉冲电路的第二端子连接到第三节点455。抗尖峰脉冲电路450可操作以防止大电流通过第三晶体管445。例如，抗尖峰脉冲电路450可操作以抑制或限制突然的损害或尖峰。在示例性实施例中，抗尖峰脉冲电路450实施输出调制之间的时间延迟以防止大电流传递到第三晶体管445。

反馈晶体管445的栅极连接到第三节点455。反馈晶体管445的源极连接到电源电压(即，VDD)，而反馈晶体管445的漏极连接到第一节点420。在示例性实施例中，反馈晶体管445是pMOS晶体管。然而，所属领域的一般技术人员在阅读本公开内容之后将了解，其它类型的晶体管在本公开内容的范围内。此外，在阅读本公开内容之后，反馈晶体管445是对称的对于本领域普通技术人员将是清楚明白的。即，反馈晶体管445的漏极可以连接到电源电压，而反馈晶体管445的源极可以连接到第一节点420。在操作中，当反馈晶体管445的栅极处的电压大于反馈晶体管445的阈值电压时，反馈电流流过反馈晶体管445到所选择的位线。

在操作期间，可反馈电路440可操作以为存储器阵列405提供更好的读取裕度。例如，反馈电路440可操作以将存储器阵列405的未选择的字线WL偏压到等于读出放大器SA判定电平电压的电压，从而移除位线泄漏电流。此外，如在以下部分中更详细讨论的，通过将未选择的字线WL偏压到等于读出放大器SA判定电平电压的电压，反馈电路440消除了存储器件400对读取裕度的数据模式依赖性。例如，当读取操作的输出(即，DOUT)是逻辑值1时，读出放大器SA 415的输出(即，第二节点435)是逻辑值0。作为扩展，第三节点455也处于逻辑值0。这接通反馈晶体管445，从而连接反馈晶体管445的漏极，并且通过扩展将第一节点420连接到预定电压或电源电压(即，VDD)。因此，所选择的位线被强制到预定电压，从而抑制或切断单元电流。

图4B图示了根据一些实施例的具有另一示例性反馈电路的存储器件400。如图4B所示，存储器件400包括存储器阵列405、多路复用器410、读出放大器SA 415、逻辑电路425和锁存器430。另外，存储器件400包括判定逻辑462、第一开关(即，开关-1)464和第二开关(即，开关-2)466。在示例性实施例中，判定逻辑462、第一开关(即，开关-1)464和第二开关(即，开关-2)466形成另一示例性反馈电路。

第一开关464连接在多路复用器410和读出放大器SA 415之间。即，第一开关464的第一端子连接到多路复用器410(在第一节点420处)，并且第一开关464的第二端子连接到读出放大器SA 415。当接通时，第一开关464可操作以将由多路复用器410选择的位线连接到读出放大器SA415。另外，当截止第一开关464时，该第一开关可操作以从读出放大器SA415断开连接所选择的位线。在示例性实施例中，第一开关464可以是MOSFET、nMOS晶体管、pMOS晶体管和CMOS晶体管。然而，其它类型的开关也在本发明的范围内。

第二开关466连接在多路复用器410与预定电压(即，V_inhibit)之间。即，第二开关466的第一端子连接到多路复用器410(在第一节点420处)，并且第二开关466的第二端子连接到V_inhibit。在接通第二开关466时可操作以从V_inhibit断开连接所选择的位线。另外，在截止第二开关466可操作以断开连接所选择的位线V_inhibit。在示例性实施例中，第二开关466可以是MOSFET、nMOS晶体管、pMOS晶体管和CMOS晶体管。然而，其它类型的开关也在本发明的范围内。在示例中，V_inhibit可以基本上等于电源电压(即，VDD)。

判定逻辑462可操作以基于读出放大器SA 415的输出选择性地接通和截止第一开关464和第二开关466中的每个。例如，判定逻辑462的第一端子连接到第二节点435，而判定逻辑462的第二端子连接到第一开关464和第二开关466中的每个。判定逻辑462可操作以判定读出放大器SA 415的输出(即，DOUT_B)。响应于判定读出放大器SA 415的输出值是逻辑值0，判定逻辑462接通第二开关466。另外，响应于判定读出放大器SA 415的输出为逻辑值0，判定逻辑462截止第一开关464。第二开关466的接通将所选择的位线连接到V_inhibit。另外，截止第一开关464会断开所选择的位线的放电路径。因此，抑制或切断单元电流。

在示例性实施例中，判定逻辑462还被称为判定电路并且可以包括晶体管，例如反馈晶体管445。在示例性实施例中，图4B的示例性反馈电路可以被结构为包括更少的开关。例如，图4C图示了根据一些实施例的具有又一示例性反馈电路的存储器件400。如图4C所示，存储器件400包括存储器阵列405、多路复用器410、读出放大器SA 415、逻辑电路425和锁存器430。另外，存储器件400包括判定逻辑462和第二开关466。在示例性实施例中，判定逻辑462和第二开关466形成又一示例性反馈电路。

第二开关466连接在多路复用器410与预定电压(即，V_inhibit)之间。即，第二开关466的第一端子连接到多路复用器410(在第一节点420处)，并且第二开关466的第二端子连接到V_inhibit。当接通第二开关466时，该第二开关可操作以将多路复用器410与V_inhibit连接。另外，在截止第二开关466时可操作以将多路复用器410从V_inhibit断开连接。在示例性实施例中，第一开关464可以是MOSFET、nMOS晶体管、pMOS晶体管和CMOS晶体管。然而，其它类型的开关也在本发明的范围内。在示例中，V_inhibit可以基本上等于电源电压(即，VDD)。

判定逻辑462用于选择性地接通和截止第二开关466。例如，判定逻辑462的第一端子连接到第二节点435，而判定逻辑462的第二端子连接到第二开关466。判定逻辑462可操作以判定读出放大器SA 415的输出(即，DOUT_B)。响应于判定读出放大器SA 415的输出值是逻辑值0，判定逻辑462接通第二开关466。第二开关466的接通迫使所选择的位线连接到V_inhibit。将所选择的位线连接到V_inhibit抑制或切断单元电流。

图4D图示了根据一些实施例的具有又一示例性反馈电路的存储器件400。如图4D所示，存储器件400包括存储器阵列405、多路复用器410、读出放大器SA 415、逻辑电路425和锁存器430。另外，存储器件400包括判定逻辑462和第一开关464。在示例性实施例中，判定逻辑462和第一开关464形成又一示例性反馈电路。

第一开关464连接在多路复用器410和读出放大器SA 415之间。即，第一开关464的第一端子连接到多路复用器410(在第一节点420处)，并且第一开关464的第二端子连接到读出放大器SA 415。当接通第一开关464时，该第一开关可操作以将多路复用器410与读出放大器SA 415连接。另外，当截止第一开关464时，该第一开关可操作以从读出放大器SA415断开连接多路复用器410。在示例性实施例中，第一开关464可以是MOSFET、nMOS晶体管、pMOS晶体管和CMOS晶体管。然而，其它类型的开关也在本发明的范围内。

判定逻辑462可操作以选择性地接通和截止第一开关464。例如，判定逻辑462的第一端子连接到第二节点435，而判定逻辑462的第二端子连接到第一开关464。判定逻辑462可操作以判定读出放大器SA 415的输出(即，DOUT_B)。响应于判定读出放大器SA 415的输出值是逻辑值0，判定逻辑462截止第一开关464。第一开关464的截止将所选择的位线从读出放大器SA 415断开连接。通过扩展，第一开关464的截止将所选择的位线从放电路径断开连接，从而切断单元电流。

图4E图示了根据一些实施例的具有又一示例性反馈电路的存储器件400。如图4E所示，存储器件400包括存储器阵列405、多路复用器410、读出放大器SA 415、逻辑电路425和锁存器430。另外，存储器件400包括判定逻辑462。在示例性实施例中，判定逻辑462形成又一示例性反馈电路。

判定逻辑462的第一端子连接到第二节点435，而判定逻辑462的第二端子连接到读出放大器SA 415。判定逻辑462可操作以判定读出放大器SA 415的输出(即，DOUT_B)。响应于判定读出放大器SA 415的输出值是逻辑值0，判定逻辑462截止读出放大器SA 415中的所选择的位线的放电路径。截止所选择的位线的放电路径导致抑制或切断单元电流。

图5图示了根据一些实施例的具有存储器件400的不同信号的曲线图500。曲线图500的第一曲线图510表示位线BL电压。曲线图500的第二曲线图520表示字线WL电压。曲线图500的第三曲线图530表示输出电压。曲线图500的第四曲线图540表示反馈电压。如图5所示，最初(即，在时间t0)，位线BL电压处于第一值(即，逻辑值高)，而字线WL电压处于第二值(即，逻辑值低)，输出信号也处于第二值(即，逻辑值低)，而反馈电压处于第一值(即逻辑值高)。

如第一曲线图510所图示，在第一时间(即，在时间t1)，位线BL电压开始从第一值(即，逻辑值高)改变到第二值(即，逻辑值低)。另外，如第二曲线图520所示，在从第一时间t1起的预定时间之后(即，在时间t2之后)，字线WL电压开始从第二值改变为第一值。即，在时间t2，字线WL电压开始从逻辑低变为逻辑高。对于字线WL电压从逻辑低到逻辑高的这种变化在第三时间(即，在t3时间)完成。如第三曲线图530所示，在完成字线WL电压从逻辑低变为逻辑高的预定时间之后，输出信号在第四时间(即，在时间t4)从第二值变为第一值。即，在时间t4，输出信号从逻辑低变为逻辑高。

此外，如第四曲线图540所示，在从输出信号从逻辑低变化到逻辑高的预定时间之后，反馈信号在第五时间(即，在时间t5)从第一值变化到第二值。即，在时间t5，反馈信号从逻辑高变到逻辑低。此外，如第一曲线图510所示，位线BL电压在第三时间(即，时间t3)和第五时间(即，时间t5)之间从第二值变化到第三值。另外，如第一曲线图510所示，在从第五时间(即，时间t5之后)的预定时间之后，位线BL电压从第三值改变到第一值。因此，反馈电路440提供反馈，由此将未选择的字线可编程WLP偏压到等于读出放大器SA判定电平的电压，由此去除位线BL泄漏电流。

图6图示了根据一些实施例的位线BL漏电流的重定向。例如，图6图示来自存储器件400的位线BL泄漏电流的重定向。如图6所示，反馈电流通过反馈晶体管445被重定向到所选择的位线BL(箭头602)。更具体地，反馈电流的一部分(箭头602)被重定向到所选择的位线BL，并且反馈电流的另一部分(箭头604)被定向为感测参考电流(即，Iref)。

在示例性实施例中，反馈电流的另一部分(箭头604)作为感测参考电流(即，Iref)被定向到读出放大器SA 415的第一级放大器。例如，如图6所示，读出放大器SA 415包括第一级放大器608和第二级放大器610。第一级放大器608包括多个第一晶体管，而第二级放大器610包括多个第二晶体管。也经由第一级放大器608将感测参考电流(即，Iref)重定向到反馈电路440的反馈晶体管445(箭头604)。这将未选择的字线可编程WLP偏压到等于读出放大器SA判定电平的电压，从而去除位线BL泄漏电流。

图7示出根据一些实施例的存储器件400的未选择的存储器单元的偏压。如图7所示，存储器件400包括存储器阵列405、读出放大器SA 415、反相器电路425和反馈电路440。存储器阵列405包括第二存储器单元100(1，2)、第三存储器单元100(1，3)、第五存储器单元100(2，2)和第六存储器单元100(2，3)。在阅读本公开之后，所属领域的技术人员将明了，仅出于说明目的，存储器阵列405展示为仅包括四个存储器单元100，且其可包含不同数目的存储器单元。

在一些实施例中，在实例读取操作期间，第二存储器单元100(1，2)是具有小于0.9V的正向偏压的半所选择的存储器单元，第三存储器单元100(1，3)是具有大于1.0V的正向偏压的完全所选择的存储器单元，第五存储器单元100(2，2)是具有保留偏压VDD的未选择的存储器单元，并且第六存储器单元100(2，3)是具有保留偏压的未选择的单元。第二存储器单元100(1，2)和第三存储器单元100(1，3)中的每个连接到第一可编程字线WLP1。另外，第三存储器单元100(1，3)和第六存储器单元100(2，3)连接到所选择的位线BL，而第二存储器单元100(1，2)和第五存储器单元100(2，2)连接到未选择的位线BL。此外，第二存储器单元100(1，2)和第三存储器单元100(1，3)中的每个被编程，而第五存储器单元100(2，2)和第六存储器单元100(2，3)未被编程。

在读取操作期间，第一电流(即，I₁)流过第二存储器单元100(1，2)。另外，第二电流(即，I₂)流过第六存储器单元100(以下称为2，3)，并且第三电流(即，I₃)流过读出放大器SA 415。在读取操作期间，反馈电路440向读出放大器SA 415提供额外的反馈电流，从而将连接到所选择的位线的未选择的存储器单元(即，第六存储器单元100(2，3))偏压为等于读出放大器电平(即，Vref)。将连接到所选择的位线的未选择的存储器单元(即，第六存储器单元100(2，3))偏压为等于读出放大器SA电平(即，Vref)减小了存储器阵列405的泄漏电流。

图8是示出根据一些实施例的用于从存储器件读取数据的方法800的流程图。可由处理器执行方法800。另外，方法800可作为指令存储在存储器件上，其在由处理器执行时可致使处理器执行方法800。

在方法800的框810处，第一晶体管与第二晶体管串联连接。例如，第一晶体管105与第二晶体管110串联连接。第一晶体管105和第二晶体管110中的一个是可编程的。在一些实例中，将第一晶体管105连接到第二晶体管110创建一次可编程存储器单元100。

在方法800的框820处，对第二晶体管进行编程。例如，存储器单元100的第二晶体管110被编程。在示例性实施例中，并且如参考图1-图7所讨论的，通过截止第二晶体管110并在源极/漏极施加可编程电压(即，V_program)来对第二晶体管110进行编程。可编程电压击穿第二晶体管110的源极与漏极(例如，漏极160与源极170之间)之间的电阻。

在方法800的框830，通过读出放大器读取存储在第一晶体管中的数据。例如，第一晶体管105连接到与读出放大器SA 415连接的位线。通过读出放大器SA 415通过位线读取存储在第一晶体管105中的数据。读出放大器SA 415提供读出数据作为锁存器430中的输出(即，DOUT)。

在方法800的框840处，响应于将存储在存储器件中的数据读取为位值1而通过反馈电路抑制位线的位线电流。例如，且如参考本发明的图4A、图4B、图4C、图4D、图4E、图5、图6和图7所论述，存储器件400的反馈电路440在从位线读取位值1时抑制位线电流。

根据示例性实施例，所公开的技术在从存储器件400的所选择的位线读取数据值1时抑制或禁止所选择的位线的位线电流通过反馈电路440。结果，位线BL电平对于弱位(即，位值0)较高，并且用于存储器件400的读取裕度得到改善。此外，通过将未选择的位线偏压到等于读出放大器SA判定电平的电压，消除了位线BL泄漏。另外，本文所公开的技术去除对存储器件400的读取裕度的数据模式依赖性。

在示例性实施例中，存储器件包含：第一晶体管；第二晶体管，与第一晶体管串联连接，其中第二晶体管在第一状态和第二状态之间可编程；位线，连接到第二晶体管；读出放大器，连接到位线，其中读出放大器可操作以读出来自位线的数据；以及反馈电路，连接到读出放大器，其中反馈电路包含判定电路和第一开关，其中判定电路可操作以选择性地截止第一开关以切断多个位线中的所选择的位线的电流放电路径。

在示例性实施例中，一种存储器件，包括：第一晶体管；第二晶体管，与第一晶体管串联连接，其中，第二晶体管在第一状态和第二状态之间可编程；位线，连接到第二晶体管；读出放大器，连接到位线，其中，读出放大器可操作以读出来自位线的数据；以及反馈电路，连接到读出放大器，其中，反馈电路可操作以控制位线的位线电流。

在上述存储器件中，反馈电路与读出放大器并联连接。

在上述存储器件中，反馈电路包括第三晶体管。

在上述存储器件中，反馈电路还包括与第三晶体管串联连接的抗尖峰脉冲电路。

在上述存储器件中，第三晶体管的源极/漏极连接到读出放大器的第一端子，第三晶体管的漏极/源极连接到读出放大器的第二端子，且第三晶体管的栅极连接到读出放大器的第二端子。

在上述存储器件中，第二晶体管包括反熔丝，并且其中，第一状态包括反熔丝的断开状态，并且第二状态包括反熔丝的闭合状态。

在上述存储器件中，通过在第二晶体管两端施加预定电流来对第二晶体管进行编程。

在上述存储器件中，存储器件包括一次可编程存储器件。

在上述存储器件中，操作反馈电路以响应于读取数据值1而将额外电流注入到位线的位线电流。

根据示例性实施例，存储器件包含：包含多个存储器单元的存储器阵列，该多个存储器单元中的每个包含与存取晶体管串联连接的第一晶体管，其中第一晶体管可编程为第一状态和第二状态；多个位线，该多个位线中的每个经由第一晶体管连接到存储器阵列的行中的多个第一存储器单元；连接到存储器阵列的多个位线的读出放大器，其中该读出放大器可操作以读出来自多个存储器单元中的每个的数据；以及连接到读出放大器的反馈电路，其中该反馈电路可操作以控制多个位线中的一个或多个所选择的位线的位线电流。

根据示例性实施例，一种存储器件，包括：存储器阵列，包括多个存储器单元，多个存储器单元中的每个包括与存取晶体管串联连接的第一晶体管，其中，第一晶体管可编程为第一状态和第二状态；多个位线，多个位线中的每个经由第一晶体管连接到存储器阵列的行中的多个第一存储器单元；读出放大器，连接到存储器阵列的多个位线，其中，操作读出放大器以读出来自多个存储器单元中的每个的数据；以及连接到读出放大器的反馈电路，其中，反馈电路包括判定电路和第一开关，其中，判定电路可操作以选择性地截止第一开关以切断多个位线中的所选择的位线的电流放电路径。

在上述存储器件中，多个存储器单元中的每个可操作以存储包括位值1和位值0的一位信息。

在上述存储器件中，当编程到第二状态时，第一晶体管将多个位线中的对应位线连接到存储器单元，从而允许存取存储器单元。

在上述存储器件中，反馈电路可操作以在存储器件的读取操作期间将所选择的位线连接到预定电压。

在上述存储器件中，反馈电路可操作以在读取操作期间将所选择的位线连接到预定电位，读取操作包括读取位值1。

在上述存储器件中，反馈电路还可操作以偏压与所选择的位线相关联的未编程存储器单元。

在上述存储器件中，反馈电路还可操作以将与所选择的位线相关联的未编程存储器单元偏压在大于0伏。

在上述存储器件中，判定电路包括反馈晶体管，其中，反馈晶体管的源极/漏极连接到所选择的位线，其中，反馈晶体管的漏极/源极连接到读出放大器的输出，其中，反馈晶体管的栅极连接到电源电压，且其中，所选择的位线连接到读出放大器的输入。

在上述存储器件中，反馈电路还包括第二开关，其中，第二开关可操作以将所选择的位线连接到预定电压。

在示例性实施例中，操作存储器件的方法包括：将第一晶体管与第二晶体管串联连接；将第一晶体管从第一状态编程到第二状态，其中当在第二状态中编程时，第一晶体管提供对存储在第二晶体管中的数据的存取；通过读出放大器读取存储在第一晶体管中的数据和连接到第一晶体管的位线；以及响应于将存储在存储器件中的数据作为位值1读取，通过反馈电路将反馈电流注入到位线中。

在示例性实施例中，一种操作存储器件的方法，方法包括：对包括第一晶体管和第二晶体管的存储器件进行编程，第一晶体管与第二晶体管串联连接；通过连接到与第一晶体管连接的位线的读出放大器读取存储在存储器件中的数据；以及响应于读取存储在存储器件中的数据，通过反馈电路将反馈电流注入到位线中，其中，反馈电路并联连接到读出放大器，且可操作以响应于读取存储在存储器件中的数据而将反馈电流作为位值1注入。

在上述方法中，对存储器件进行编程包含将第一晶体管从第一状态编程到第二状态，其中，在第二状态中，第一晶体管提供对存储在存储器件中的数据的存取。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。