具体实施方式

在下文中，参考附图详细描述本公开的实施例。注意，按照以下顺序给出描述。

1.第一实施例

2.第二实施例

<1.第一实施例>

[配置示例]

图1示出了根据实施例的包括振荡电路的锁相回路(锁相回路1)的配置示例。锁相回路1例如被配置为基于时钟信号CLK1来生成频率高于时钟信号CLK1的频率的时钟信号CLK。锁相回路1例如设置在单个半导体芯片上。

锁相回路1包括相位比较电路11、电荷泵12、环路滤波器13、振荡电路20、分频电路14和锁定检测电路15。锁相回路1中的每个信号可以是单端信号或差分信号。

相位比较电路11被配置为将时钟信号CLKl的相位与从分频电路14提供的时钟信号CLK2的相位进行比较，以基于比较结果生成信号UP和DN。相位比较电路11例如包括所谓的相位频率检测器(PFD；相位频率检测器(Phase Frequency Detector))。

电荷泵12被配置为基于信号UP和DN使电流流入环路滤波器13或从环路滤波器13吸收电流。

环路滤波器13被配置为基于从电荷泵12提供的电流生成控制电压Vctrl。

振荡电路20为压控振荡器(VCO；压控振荡器)，并且被配置为基于控制电压Vctrl生成具有基于控制电压Vctrl的频率的时钟信号CLK。

分频电路14被配置为基于时钟信号CLK对时钟信号CLK的频率进行分频以生成时钟信号CLK2。分频电路14中的分频比可以是整数或非整数。

锁定检测电路15被配置为基于信号UP和DN检测在锁相回路1中是否建立了相位同步。具体地，在时钟信号CLK1的相位与时钟信号CLK2的相位彼此同步的情况下，锁定检测电路15检测相位同步的建立。此外，锁定检测电路15将表示检测结果的信号DET提供给振荡电路20。注意，在该示例中，锁定检测电路15被配置为基于信号UP和DN进行操作。然而，这是非限制性的。可选地，例如，锁定检测电路15可以基于时钟信号CLK1和CLK2进行操作。

(振荡电路20)

图2示出了振荡电路20的配置示例。振荡电路20包括晶体管21、振荡部30、电容器22、可变电容部23和电容设置部24。

晶体管21为P型MOS(金属氧化物半导体)晶体管。晶体管21具有接收电源电压VDD的源极、接收控制电压Vctrl的栅极以及耦接到连接节点ND的漏极。晶体管21用作生成具有基于控制电压Vctrl的电流值的电流Iosc的电流源。电流Iosc经由连接节点ND流入振荡部30。因此，在连接节点ND处生成电压Vtail。

振荡部30设置在连接节点ND与地之间的路径上。振荡部30被配置为以基于流过该路径的电流Iosc的振荡频率fosc振荡，并且从而生成时钟信号CLK。在该示例中，时钟信号CLK是差分信号。

图3示出了振荡部30的配置示例。振荡部30是差分环形振荡器。时钟信号CLK包括构成差分信号的时钟信号CLKP和CLKN。振荡部30从端子TP输出时钟信号CLKP，并且从端子TN输出时钟信号CLKN。该振荡部30包括反相器31P、32P、33P、31N、32N、33N以及41至46。这些反相器各自是包括P型MOS晶体管和N型MOS晶体管的所谓的CMOS(互补金属氧化物半导体)反相器。

反相器31P的输入端子耦接到端子TP并且耦接到反相器33P的输出端子。反相器31P的输出端子耦接到反相器32P的输入端子。反相器32P的输入端子耦接到反相器31P的输出端子，并且反相器32P的输出端子耦接到反相器33P的输入端子。反相器33P的输入端子耦接到反相器32P的输出端子，并且反相器33P的输出端子耦接到端子TP并且耦接到反相器31P的输入端子。

反相器31N的输入端子耦接到端子TN并且耦接到反相器33N的输出端子。反相器31N的输出端子耦接到反相器32N的输入端子。反相器32N的输入端子耦接到反相器31N的输出端子，并且反相器32N的输出端子耦接到反相器33N的输入端子。反相器33N的输入端子耦接到反相器32N的输出端子，并且反相器33N的输出端子耦接到TN端子并且耦接到反相器31N的输入端子。

反相器41的输入端子耦接到反相器31P的输出端子和反相器32P的输入端子，并且反相器41的输出端子耦接到反相器31N的输出端子和反相器32N的输入端子。反相器42的输入端子耦接到反相器31N的输出端子和反相器32N的输入端子，并且反相器42的输出端子耦接到反相器31P的输出端子和反相器32P的输入端子。反相器43的输入端子耦接到反相器32P的输出端子和反相器33P的输入端子，并且反相器43的输出端子耦接到反相器32N的输出端子和反相器33N的输入端子。反相器44的输入端子耦接到反相器32N的输出端子和反相器33N的输入端子，并且反相器44的输出端子耦接到反相器32P的输出端子和反相器33P的输入端子。反相器45的输入端子耦接到反相器33P的输出端子和反相器31P的输入端子，并且反相器45的输出端子耦接到反相器33N的输出端子和反相器31N的输入端子。反相器46的输入端子耦接到反相器33N的输出端子和反相器31N的输入端子，并且反相器46的输出端子耦接到反相器33P的输出端子和反相器31P的输入端子。

在该示例中，使用三级反相器(反相器31P和31N、反相器32P和32N以及反相器33P和33N)来配置环形振荡器。然而，这是非限制性的。可选地，例如，可以使用五级反相器或七级反相器。

反相器31P、32P、33P、31N、32N、33N以及41至46的电源端子彼此耦接，并且耦接到连接节点ND(图2)。因此，由晶体管21生成的电流Iosc作为这些反相器的电源电流流动。因此，例如，反相器31P、32P、33P、31N、32N和33N的延迟时间根据电流Iosc而改变。具体地，在电流Iosc小的情况下，延迟时间变长，而在电流Iosc大的情况下，延迟时间变短。因此，在电流Iosc小的情况下，振荡频率fosc变低，而在电流Iosc大的情况下，振荡频率fosc变高。因此，振荡部30用作所谓的电流控制振荡电路，该电流控制振荡电路具有基于电流Iosc而改变的振荡频率fosc。

电容器22(图2)用作振荡部30的去耦电容器。电容器22的一端耦接到连接节点ND，并且另一端接地。电容器22包括所谓的具有MOS结构的MOS电容器。MOS电容器的每单位面积的电容大于例如具有MIM(金属绝缘体金属)结构的电容器的每单位面积的电容等。在振荡电路20中，MOS电容器的这种使用使得可以抑制电路面积。

可变电容部23(图2)被配置为具有基于控制信号S1至S3可变的电容。可变电容部23包括开关SW1至SW3和电容器CAP1至CAP3。开关SW1至SW3例如包括MOS晶体管。电容器CAP1至CAP3例如包括MOS电容器。电容器CAP1至CAP3例如具有相同的电容。

开关SW1的一端耦接到连接节点ND，并且另一端耦接到电容器CAP1的一端。基于控制信号S1接通和断开开关SW1。电容器CAP1的一端耦接到开关SWl的另一端，并且另一端接地。开关SW2的一端耦接到连接节点ND，并且另一端耦接到电容器CAP2的一端。基于控制信号S2接通和断开开关SW2。电容器CAP2的一端耦接到开关SW2的另一端，并且另一端接地。开关SW3的一端耦接到连接节点ND，并且另一端耦接到电容器CAP3的一端。基于控制信号S3接通和断开开关SW3。电容器CAP3的一端耦接到开关SW3的另一端，并且另一端接地。

利用该配置，在可变电容部23中，在开关SW1至SW3中接通的开关的数量基于控制信号S1至S3而改变。因此，可变电容部23被配置为基于控制信号S1至S3改变电容。注意，在该示例中，提供了三个开关SW1至SW3。然而，这是非限制性的。可选地，可以提供两个开关，或者可以提供四个或更多个开关。

电容设置部24被配置为基于电压Vtail来设置可变电容部23的电容。电容设置部24包括AD(模数)转换器25和开关控制器26。AD转换器25被配置为将电压Vtail转换为N位数字代码。开关控制器26被配置为基于从AD转换器25提供的数字代码和从锁定检测电路15提供的信号DET来生成控制信号S1至S3。具体地，开关控制器26生成控制信号S1至S3，使得电压Vtail越低，开关SW1至SW3中接通的开关的数量越多。由此，电压Vtail越低，电容设置部24越增大可变电容部23的电容。开关控制器26例如保持指示数字代码与控制信号S1至S3之间的对应关系的表信息。开关控制器26使用表信息基于电压Vtail生成控制信号S1至S3。

利用该配置，在振荡电路20中，在电压Vtail低的情况下，可变电容部23的电容增大。通过这样增大可变电容部23的电容，可以减小振荡电路20中的连接节点ND与地之间的阻抗。因此，在振荡电路20中，如下所述，可以提高电源抑制比。

这里，晶体管21对应于本公开的“电流源”的一个具体示例。振荡部30对应于本公开的“振荡部”的一个具体示例。电容器22对应于本公开的“第一电容器”的一个具体示例。电容设置部24对应于本公开的“设置部”的一个具体示例。连接节点ND对应于本公开的“连接节点”的一个具体示例。接收电源电压VDD的节点对应于本公开的“第一电源节点”的一个具体示例。接地节点对应于本公开的“第二电源节点”的一个具体示例。可变电容部23对应于本公开的“可变电容部”的一个具体示例。

[操作和工作]

随后，描述根据本实施例的锁相回路1的操作和工作。

(整体操作的概述)

首先，参考图1，描述了锁相回路1的整体操作的概述。相位比较电路11将时钟信号CLK1的相位与从分频电路14提供的时钟信号CLK2的相位进行比较，并且根据比较结果生成信号UP和DN。电荷泵12基于信号UP和DN使电流流入环路滤波器13或从环路滤波器13吸收电流。环路滤波器13基于从电荷泵12提供的电流生成控制电压Vctrl。振荡电路20基于控制电压Vctrl生成具有基于控制电压Vctrl的频率的时钟信号CLK。分频电路14基于时钟信号CLK对时钟信号CLK的频率进行分频以生成时钟信号CLK2。锁定检测电路15基于信号UP和DN检测在锁相回路1中是否建立了相位同步。

(详细操作)

振荡电路20基于控制电压Vctrl生成具有基于控制电压Vctrl的频率的时钟信号CLK。如图2所示，振荡电路20设置有作为去耦电容器的电容器22，并且从而提高电源抑制比。

顺便提及，在振荡电路20中，电容器22包括MOS电容器。MOS电容器的电容是电压依赖的。

图4示出了电容器22的电容的示例。在图4中，横轴指示电压Vtail，而纵轴指示电容器22的电容。因为电容器22是MOS电容器，所以电容可以根据两个端子之间的电压差而改变。因此，电容器22的电容可以根据电压Vtail而改变。如图4所示，在该示例中，在电压Vtail高的情况下，电容高，而在电压Vtail低的情况下，电容低。

如上所述，由晶体管21生成的电流Iosc流入振荡部30。因此，在连接节点ND处生成电压Vtail。例如，在电流Iosc小的情况下，电压Vtail低，而在电流Iosc大的情况下，电压Vtail高。换句话说，在振荡频率fosc低的情况下，电压Vtail低，而在振荡频率fosc高的情况下，电压Vtail高。因此，电容器22的电容可以根据振荡频率fosc而改变。

此外，电压Vtail可以例如由于半导体制造工艺中的工艺变化而改变。此外，在使锁相回路1操作时，电压Vtail可以由于电源电压变化和温度变化而改变。因此，电容器22的电容可以由于工艺变化、电源电压变化、温度变化等而改变。

因此，电压Vtail根据各种因素而改变。因此，电容器22的电容也根据各种因素而改变。例如，在电容器22的电容减小的情况下，连接节点ND与地之间的阻抗增大。因此，可以降低电源抑制率。例如，在电源抑制率低的情况下，电源电压波动。因此，存在由振荡部30生成的时钟信号CLK的相位噪声劣化的可能性。

因此，在振荡电路20中，在电压Vtail低的情况下，可变电容部23的电容增大。通过这样增大可变电容部23的电容，在振荡电路20中，减小连接节点ND与地之间的阻抗。因此，在振荡电路20中，可以提高电源抑制比。

接下来，详细描述可变电容部23的电容的设置。

图5示出了设置可变电容部23的电容的操作的示例。电容设置部24基于连接节点ND处的电压Vtail改变可变电容部23的电容。在该示例中，在初始状态下，所有开关SW1至SW3都处于断开状态。下面详细描述该操作。

首先，开关控制器26基于从锁定检测电路15提供的信号DET确认在锁相回路1中是否建立了相位同步(步骤S101)。在未建立相位同步的情况下(步骤S101中的“否”)，重复步骤S101直到建立相位同步为止。锁相回路1执行闭环操作。因此，在经过一段时间之后建立相位同步。

在步骤S101中建立了相位同步的情况下(步骤S101中的“是”)，开关控制器26基于从AD转换器25提供的数字代码来确认电压Vtail是否低于预定电压Vth(步骤S102)。在电压Vtail不低于预定电压Vth的情况下(步骤102中的“否”)，该流程结束。

在步骤S102中电压Vtail低于预定电压Vth的情况下(步骤S102中的“是”)，开关控制器26根据电压Vtail设置开关SW1至SW3的通断状态(步骤S103)。

图6示出了开关控制器26中的设置操作的示例。在电压Vtail等于或高于预定电压V1并且低于预定电压Vth的情况下，开关控制器26接通开关SW1并且断开开关SW2和SW3。此外，在电压Vtail等于或高于预定电压V2并且低于预定电压V1的情况下，开关控制器26接通开关SW1和SW2并且断开开关SW3。此外，在电压Vtail低于预定电压V2的情况下，开关控制器26接通开关SW1至SW3。因此，电压Vtail越低，开关控制器26越增大开关SW1至SW3中要接通的开关的数量。因此，电压Vtail越低，开关控制器26越增大可变电容部23的电容。因此，在振荡电路20中，即使电压Vtail减小，也可以防止连接节点ND与地之间的电容过小。换句话说，即使电压Vtail改变，也可以防止连接节点ND与地之间的电容大幅改变。

接下来，开关控制器26基于从锁定检测电路15提供的信号DET确认是否保持相位同步(步骤S104)。在保持相位同步的情况下(步骤S104中的“是”)，流程结束。

在步骤S104中未保持相位同步的情况下(步骤104中的“否”)，开关控制器26基于从锁定检测电路15提供的信号DET确认是否建立了相位同步(步骤S105)。在未建立相位同步的情况下(步骤S105中的“否”)，重复该步骤S105直到建立相位同步为止。即，在步骤S104中未保持相位同步的情况下，未建立相位同步。因此，等待直到建立相位同步为止。因为锁相回路1执行闭环操作，所以在经过一段时间之后建立相位同步。此外，在建立了相位同步的情况下(步骤S105中的“是”)，流程结束。

如上所述，在锁相回路1中，连接节点ND与地之间的阻抗基于连接节点ND处的电压Vtail而改变。具体地，在锁相回路1中，可变电容部23的电容根据电压Vtail而改变。因此，在锁相回路1中，即使电压Vtail减小，也可以防止连接节点ND与地之间的电容过小。因此，利用锁相回路1，可以提高电源抑制比。

此外，在锁相回路1中，可变电容部23的电容根据电压Vtail而改变。在可变电容部23的电容如此改变的情况下，改变前的DC操作点与改变后的DC操作点大致相同。因此，通过改变可变电容部23的电容，可以降低相位同步进入不稳定状态的可能性。因此，在锁相回路1中，当提高电源抑制比时，可以降低相位同步进入不稳定状态的可能性。

此外，在锁相回路1中，可变电容部23的电容因此根据电压Vtail而改变。因此，即使电压Vtail改变，也可以防止连接节点ND与地之间的电容大幅改变。因此，即使去耦电容器影响锁相回路1的环路传递函数，也可以降低对环路传递函数的影响大幅改变的可能性。因此，在锁相回路1中，可以降低改变锁相回路1的环路响应特性的可能性。

[效果]

如上所述，根据本实施例，基于连接节点处的电压来改变连接节点与地之间的阻抗。因此，可以提高电源抑制比。

根据本实施例，可变电容部的电容根据电压Vtail改变。因此，允许保持DC操作点。因此，当提高电源抑制比时，可以降低相位同步进入不稳定状态的可能性。

根据本实施例，可变电容部的电容根据电压Vtail改变。因此，允许连接节点与地之间的电容的可能值的范围变窄。因此，可以降低锁相回路的环路响应特性改变的可能性。

[修改1-1]

在上述实施例中，如图2所示，例如，电容器CAP1设置在开关SW1与地之间。然而，这是非限制性的。可选地，例如，如在图7所示的振荡电路20A中，电容器CAP1的设置位置和开关SW1的设置位置可以互换。振荡电路20A包括可变电容部23A。在可变电容部23A中，电容器CAP1的一端耦接到连接节点ND，并且另一端耦接到开关SW1的一端。开关SW1的一端耦接到电容器CAP1的另一端，并且另一端接地。这类似地适用于电容器CAP2和开关SW2。这类似地适用于电容器CAP3和开关SW3。

在图7所示的配置中，例如，在开关SW1断开的情况下，电容器CAP1的另一端处于浮动状态。因此，存在发生意外故障的可能性。因此，如在图8所示的振荡电路20B中，可以被配置为避免这种浮动状态。振荡电路20B包括可变电容部23B。可变电容部23B包括反相器IV1至IV3、开关SW11至SW13以及运算放大器(运算放大器(Operational Amplifier))OPA。反相器IV1将控制信号S1反相以生成控制信号S11。反相器IV2将控制信号S2反相以生成控制信号S12。反相器IV3将控制信号S3反相以生成控制信号S13。开关SW1l的一端耦接到电容器CAP1的另一端和开关SW1的一端。开关SW11的另一端耦接到运算放大器OPA的负输入端子和输出端子。基于控制信号S11接通和断开开关SW11。开关SW12的一端耦接到电容器CAP2的另一端和开关SW2的一端。开关SW12的另一端耦接到运算放大器OPA的负输入端子和输出端子。基于控制信号S12接通和断开开关SW12。开关SW13的一端耦接到电容器CAP3的另一端和开关SW3的一端。开关SW13的另一端耦接到运算放大器OPA的负输入端子和输出端子。基于控制信号S13接通和断开开关SW13。运算放大器OPA的正输入端子耦接到连接节点ND，运算放大器OPA的负输入端子耦接到运算放大器OPA的输出端子和开关SW11至SW13的另一端，并且运算放大器OPA的输出端子耦接到运算放大器OPA的负输入端子和开关SW11至SW13的另一端。运算放大器OPA用作所谓的电压跟随器，从而将开关SW11至SW13的另一端处的电压设置为与电压Vtail大致相同的电压。例如，在开关SW1断开的情况下，开关SW11接通。因此，电容器CAP1的另一端接收与电压Vtail大致相同的电压。以这种方式，例如，在振荡电路20B中，即使在开关SW1断开的情况下，也可以防止电容器CAP1的另一端处于浮动状态。

[修改1-2]

根据上述实施例，如图2所示，可变电容部23包括具有彼此相同的电容的多个电容器CAP1至CAP3。然而，这是非限制性的。可选地，如在图9所示的振荡电路20C中，可变电容部可以包括具有彼此不同的电容的多个电容器。振荡电路20C包括可变电容部23C和电容设置部24C。

可变电容部23C包括开关SW1和SW2以及电容器CAP1和CAP2。在该示例中，电容器CAP2的电容是电容器CAP1的电容的两倍。即，对电容器CAP1和CAP2的电容进行加权。开关SW1的一端耦接到连接节点ND，并且另一端耦接到电容器CAP1的一端。电容器CAP1的一端耦接到开关SW1的另一端，并且另一端接地。开关SW2的一端耦接到连接节点ND，并且另一端耦接到电容器CAP2的一端。电容器CAP2的一端耦接到开关SW2的另一端，并且另一端接地。

电容设置部24C包括开关控制器26C。开关控制器26C被配置为基于从AD转换器25提供的数字代码和从锁定检测电路15提供的信号DET来生成控制信号S1和S2。具体地，如图10所示，在电压Vtail等于或高于预定电压Vl并且低于预定电压Vth的情况下，开关控制器26C接通开关SW1并且断开开关SW2。此外，在电压Vtail等于或高于预定电压V2并且低于预定电压V1的情况下，开关控制器26C断开开关SW1并且接通开关SW2。此外，在电压Vtail低于预定电压V2的情况下，开关控制器26C接通开关SW1和SW2。由此，电压Vtail越低，允许开关控制器26C越增大可变电容部23C的电容。

[修改1-3]

根据上述实施例，如图2所示，晶体管21用于基于控制电压Vctrl生成电流Iosc。然而，这是非限制性的。可选地，例如，如在图11所示的振荡电路20D中，可以使用与上述实施例不同的电路配置基于控制电压Vctrl生成电流Iosc。振荡电路20D包括运算放大器51D、晶体管52D和电阻器53D。运算放大器51D的负输入端子接收控制电压Vctrl。运算放大器51D的正输入端子耦接到晶体管52D的漏极和电阻器53D的一端。运算放大器51D的输出端子耦接到晶体管21和52D的栅极。晶体管52D为P型MOS晶体管。晶体管52D的源极接收电源电压VDD。晶体管52D的栅极耦接到运算放大器51D的输出端子和晶体管21的栅极。晶体管52D的漏极耦接到运算放大器51D的正输入端子和电阻器53D的一端。电阻器53D的一端耦接到运算放大器51D的正输入端子和晶体管52D的漏极。电阻器53D的另一端接地。晶体管21的栅极耦接到运算放大器51D的输出端子和晶体管52D的栅极。在该示例中，晶体管52D的栅极长度与晶体管21的栅极长度相同。晶体管52D的栅极宽度与晶体管21的栅极宽度相同。因此，晶体管52D和21提供所谓的电流镜电路。这里，运算放大器51D、晶体管52D、电阻器53D和晶体管21对应于本公开的“电流源”的一个具体示例。利用该配置，电阻器53D的一端的电压变为与控制电压Vctrl大致相同的电压。因此，具有与通过将控制电压Vctrl除以电阻器53D的电阻而获得的值大致相同的电流值的电流流入晶体管52D。因此，具有与流过晶体管52D的电流值大致相同的电流值的电流Iosc流入晶体管21。以这种方式，振荡电路20D基于控制电压Vctrl生成电流Iosc。

[修改1-4]

根据上述实施例，连接节点ND与地之间的阻抗基于连接节点ND处的电压而改变。例如，在第一操作模式的情况下，可以基于连接节点ND处的电压来改变连接节点ND与地之间的阻抗，并且在第二操作模式的情况下，可以不基于连接节点ND处的电压来改变阻抗。在下文中，详细描述本修改。

图12示出了根据本修改的锁相回路1E的配置示例。锁相回路1E包括操作频率设置部19E、分频电路14E和振荡电路20E。

操作频率设置部19E被配置为设置时钟信号CLK的频率。根据应用锁相回路1E的应用来设置时钟信号CLK的频率。此外，操作频率设置部19E基于所设置的频率生成控制信号SET1、SET2。工作频率设置部19E将控制信号SET1提供给分频电路14E，并且将控制信号SET2提供给振荡电路20E。

分频电路14E基于控制信号SET1设置分频比。分频电路14E被配置为以所设置的分频比对时钟信号CLK的频率进行分频，并且从而生成时钟信号CLK2。例如，在要增大时钟信号CLK的频率的情况下，将分频比设置为大值，而在要降低时钟信号CLK的频率的情况下，将分频比设置为小值。

图13示出了振荡电路20E的配置示例。振荡电路20E包括振荡频率设置部59E、可变电阻器53E、电流镜电路54E和电容设置部24E。

振荡频率设置部59E被配置为基于控制信号SET2将控制信号提供给可变电阻器53E、电流镜电路54E和电容设置部24E。

可变电阻器53E被配置为具有基于从振荡频率设置部59E提供的控制信号而可变的电阻。可变电阻器53E的一端耦接到运算放大器51D的正输入端子和电流镜电路54E中的晶体管52D的漏极。可变电阻器53E的另一端接地。在要增大时钟信号CLK的频率的情况下，将电阻设置为小值，并且在要减小时钟信号CLK的频率的情况下，将电阻设置为小值。

电流镜电路54E包括多个晶体管52D和多个晶体管21。基于从振荡频率设置部59E提供的控制信号，在保持电流镜比的同时，电流镜电路54E被配置为改变多个晶体管52D中所使用的晶体管52D的数量，并且改变多个晶体管21中所使用的晶体管21的数量。例如，在要增大时钟信号CLK的频率的情况下，增大所使用的晶体管52D的数量和所使用的晶体管21的数量，并且在要减少时钟信号CLK的频率的情况下，减少所使用的晶体管52D的数量和所使用的晶体管21的数量。

电容设置部24E包括开关控制器26E。开关控制器26E基于从振荡频率设置部59E提供的控制信号来确定是否改变可变电容部23的电容。例如，在要使时钟信号CLK的频率高于预定阈值频率fth的情况下，如在上述第一实施例的情况下，开关控制器26E基于从AD转换器25提供的数字代码和从锁定检测电路15提供的信号DET来生成控制信号S1至S3。此外，例如，在要使时钟信号CLK的频率低于预定阈值频率fth的情况下，不改变可变电容部23的电容，并且保持开关SW1至SW3的断开状态。

这里，使时钟信号CLK的频率高于预定阈值频率fth的操作模式对应于本公开的“第一操作模式”的一个具体示例。使时钟信号CLK的频率低于预定阈值频率fth的操作模式对应于本公开的“第二操作模式”的一个具体示例。

因此，在锁相回路1E中，如在上述实施例中，在要使时钟信号CLK的频率高于预定阈值频率fth的情况下，基于连接节点ND处的电压来改变可变电容部23的电容。因此，例如，同样在由于时钟信号CLK的频率的设置、工艺变化、电源电压变化、温度变化等改变电容器22的电容的情况下，允许将连接节点ND与地之间的阻抗保持在低值。因此，可以提高电源抑制比。

此外，在锁相回路1E中，在要使时钟信号CLK的频率低于预定阈值频率fth的情况下，可以稳定锁相回路1E的环路响应特性。即，在要降低时钟信号CLK的频率的情况下，因为可变电阻器53E的电阻增大，所以电流Iosc降低。因此，可以降低振荡部30中的振荡频率fosc。然而，在电流Iosc以这种方式小的情况下，连接节点ND处的电压Vtail低。因此，如在上述实施例的情况下，在根据电压Vtail增大可变电容部23的电容的情况下，存在连接节点ND与地之间的电容变得过大的可能性。在这种情况下，电容极大地影响锁相回路1的环路响应特性，并且存在环路响应特性的稳定性降低的可能性。因此，在锁相回路1E中，在要使时钟信号CLK的频率低于预定阈值频率fth的情况下，可变电容部23的电容不改变。这使连接节点ND与地之间的电容低。这降低了对锁相回路1的环路响应特性的影响。因此，可以稳定锁相回路1的环路响应特性。

[其他修改]

此外，可以组合这些修改中的两个或更多个。

<2.第二实施例>

接下来，给出根据第二实施例的具有振荡电路的锁相回路2的描述。根据本实施例的振荡电路与上述第一实施例的情况下的振荡电路的不同之处在于改变连接节点ND与地之间的阻抗的方法。注意，与根据上述第一实施例的锁相回路1的组件基本相同的组件用相同的参考数字表示，并且适当地省略其描述。

如图1所示，锁相回路2包括振荡电路60。

图14示出了振荡电路60的配置示例。振荡电路60包括晶体管21、可变电阻部63、振荡部30、电容器22和电阻设置部64。

可变电阻部63被配置为具有基于控制信号S1至S3可变的电阻。可变电阻部63包括开关SW1至SW3和电阻器RES1至RES3。电阻器RESl至RES3例如具有相同的电阻。

电阻器RES1的一端耦接到连接节点ND，并且另一端耦接到电阻器RES2的一端。电阻器RES2的一端耦接到电阻器RES1的另一端，并且另一端耦接到电阻器RES3的一端。电阻器RES3的一端耦接到电阻器RES2的另一端，并且另一端耦接到振荡部30。

开关SW1的一端耦接到电阻器RES1的一端，并且开关SW1的另一端耦接到电阻器RES1的另一端。开关SW2的一端耦接到电阻器RES2的一端，并且开关SW2的另一端耦接到电阻器RES2的另一端。开关SW3的一端耦接到电阻器RES3的一端，并且开关SW3的另一端耦接到电阻器RES3的另一端。

利用该配置，允许可变电阻部63基于控制信号S1至S3改变电阻。

电阻设置部64被配置为基于电压Vtail设置可变电阻部63的电阻。电阻设置部64包括AD转换器25和开关控制器66。开关控制器66被配置为基于从AD转换器25提供的数字代码和从锁定检测电路15提供的信号DET来生成控制信号S1至S3。具体地，开关控制器66生成控制信号S1至S3，使得电压Vtail越低，开关SW1至SW3中要接通的开关的数量减少得越多。因此，电压Vtai1越低，电阻设置部64越增大可变电阻部63的电阻。

利用该配置，在振荡电路60中，在电压Vtail低的情况下，可变电阻部63的电阻增大。在振荡电路60中，可变电阻部63的电阻的增大增大了可变电阻部63处的电压降。因此，连接节点ND处的电压Vtail增大。在该示例中，电容器22具有图4所示的电压依赖性。因此，在振荡电路60中，电压Vtail的增大增大了电容器22的电容。因此，在振荡电路60中，在电压Vtail低的情况下增大可变电阻部63的电阻允许增大电容器22的电容。这使得可以减小连接节点ND与地之间的阻抗。因此，在振荡电路60中，可以提高电源抑制比。

这里，电阻设置部64对应于本公开的“设置部”的一个具体示例。可变电阻部63对应于本公开的“可变电阻部”的一个具体示例。

图15示出了设置可变电阻部63的电阻的操作的示例。在该示例中，在初始状态下，所有开关SW1至SW3都处于接通状态。

首先，开关控制器66基于从锁定检测电路15提供的信号DET确认在锁相回路2中是否建立了相位同步(步骤S201)。在未建立相位同步的情况下(步骤S201中的“否”)，开关控制器66重复步骤S201直到建立相位同步为止。

在步骤S201中建立了相位同步的情况下(步骤S201中的“是”)，开关控制器66基于从AD转换器25提供的数字代码来确认电压Vtail是否低于预定电压Vth(步骤S202)。在电压Vtail不低于预定电压Vth的情况下(步骤202中的“否”)，流程结束。

在步骤S202中电压Vtail低于预定电压Vth的情况下(步骤S202中的“是”)，开关控制器66根据电压Vtail设置开关SW1至SW3的通断状态(步骤S203)。

图16示出了开关控制器66的设置操作的示例。在电压Vtail等于或高于预定电压Vl并且低于预定电压Vth的情况下，开关控制器66接通开关SW1和SW2并且断开开关SW3。此外，在电压Vtail等于或高于预定电压V2并且低于预定电压V1的情况下，开关控制器26接通开关SW1并且断开开关SW2和SW3。此外，在电压Vtail低于预定电压V2的情况下，开关控制器26断开开关SW1至SW3。如上所述，电压Vtail越低，开关控制器66越增大开关SW1至SW3中要断开的开关的数量。因此，电压Vtail越低，开关控制器66越增大可变电阻部63的电阻。可变电阻部63的电阻的增大增大了可变电阻部63的电压降。因此，连接节点ND处的电压Vtail增大并且电容器22的电容增大。因此，在振荡电路60中，可以防止连接节点ND与地之间的电容过小。换句话说，可以防止连接节点ND与地之间的电容大幅改变。

接下来，开关控制器66基于从锁定检测电路15提供的信号DET确认是否保持相位同步(步骤S204)。在未保持相位同步的情况下(步骤S204中的“否”)，使处理返回到步骤S201。此外，重复步骤S201至S204中的操作，直到电压Vtail变为等于或高于预定电压Vth为止。相对照地，在步骤S204中保持相位同步的情况下(步骤S204中的“是”)，流程结束。

如上所述，在锁相回路2中，连接节点ND与地之间的阻抗基于连接节点ND处的电压Vtail而改变。具体地，在锁相回路2中，可变电阻部63的电阻根据电压Vtail而改变。这改变了连接节点ND处的电压Vtail。因此，改变了电容器22的电容。因此，在锁相回路2中，如在上述第一实施例的情况下，可以提高电源抑制比。

此外，锁相回路2改变可变电阻部63的电阻，从而改变连接节点ND与地之间的阻抗。允许可变电阻部63在半导体芯片中的面积小于根据上述第一实施例(图2)的可变电容部23的面积。因此，在锁相回路2中，可以减小半导体芯片中的电路面积。

如上所述，在本实施例中，改变可变电阻部的电阻，从而改变连接节点ND与地之间的阻抗。因此，可以减小半导体芯片中的电路面积。其他效果与上述第一实施例的情况类似。

[修改2-1]

在上述实施例中，如图15所示，在步骤S204中确认是否保持相位同步；然而，这是非限制性的。可选地，例如，如图17所示，可以省略步骤S204，并且在步骤S203中设置开关SW1至SW3之后，可以使其返回步骤S201。即，在锁相回路2中，在步骤S203中改变可变电阻部63的电阻的情况下，可以改变DC操作点。因此，存在相位同步进入不稳定状态的高可能性。因此，在锁相回路2中，步骤S204是可省略的。

[其他修改]

第一实施例的修改可以应用于根据上述实施例的锁相回路2。具体地，例如，在振荡电路60中，如在根据第一实施例的修改1-2的振荡电路20C的情况下，可以对电阻器RES1至RES3的电阻进行加权。此外，例如，在振荡电路60中，如在根据第一实施例的修改1-3的振荡电路20D(图11)的情况下，可以设置运算放大器51D、晶体管52D和电阻器53D。此外，例如，在锁相回路2中，如在根据第一实施例的修改1-4的锁相回路1E的情况下(图12和图13)，在第一操作模式的情况下，连接节点ND与地之间的阻抗可以基于连接节点ND处的电压而改变，并且在第二操作模式的情况下，阻抗可以不基于连接节点ND处的电压而改变。

尽管已经参考以上一些实施例和修改描述了本技术，但是本技术不限于这些实施例等，并且可以进行各种修改。

例如，尽管在上述每个实施例中设置了分频电路14，但是这是非限制性的。可选地，例如，可以省略分频电路14。在这种情况下，相位比较电路11可以被配置为将时钟信号CLK1的相位与从振荡电路20提供的时钟信号CLK的相位进行比较，并且根据比较结果生成信号UP和DN。

应注意，本文描述的效果仅是说明性的而非限制性的，并且可以提供任何其他效果。

应注意，本技术可以如下配置。根据具有以下任何配置的本技术，可以提高电源抑制比。

(1)一种振荡电路，包括：

电流源，耦接到连接节点，该电流源被配置为使具有基于输入电压的电流值的电流从第一电源节点流到连接节点；

振荡部，设置在连接节点与第二电源节点之间的电流路径上，该振荡部被配置为以基于流过电流路径的电流的振荡频率振荡；

第一电容器，设置在连接节点与第二电源节点之间，第一电容器具有根据连接节点处的电压而改变的电容；以及

设置部，被配置为基于连接节点处的电压执行改变操作，该改变操作是改变连接节点与第二电源节点之间的阻抗的操作。

(2)根据上述(1)的振荡电路，进一步包括：

可变电容部，设置在连接节点与第二电源节点之间，该可变电容部具有可变电容器，其中，

设置部被配置为改变可变电容部的电容以执行改变操作。

(3)根据上述(2)的振荡电路，其中，设置部被配置为使在连接节点处的电压低于预定阈值的情况下的可变电容部的电容大于在连接节点处的电压高于预定阈值的情况下的电容。

(4)根据权利要求2或3的振荡电路，其中，

可变电容部包括彼此并联耦接的两个或更多个子电路，每个子电路的一端耦接到连接节点并且另一端耦接到第二电源节点，

两个或更多个子电路各自包括彼此串联耦接的第二电容器和开关，并且

设置部被配置为改变两个或更多个子电路中的开关中要接通的开关的数量并且从而改变可变电容部的电容。

(5)根据上述(2)或(3)的振荡电路，进一步包括：

可变电阻部，设置在电流路径上，该可变电阻部具有可变电阻，其中，

设置部被配置为改变可变电阻部的电阻并且从而执行改变操作。

(6)根据上述(5)的振荡电路，其中，设置部改变可变电阻部的电阻，从而改变连接节点处的电压并且改变第一电容器的电容。

(7)根据上述(5)或(6)的振荡电路，其中，设置部被配置为使在连接节点处的电压低于预定阈值的情况下的可变电阻部的电阻大于在连接节点处的电压高于预定阈值的情况下的电阻。

(8)根据上述(1)至(7)中任一项的振荡电路，其中，设置部被配置为在第一操作模式下基于连接节点处的电压执行改变操作，并且被配置为在第二操作模式下不执行改变操作。

(9)根据上述(1)至(8)中任一项的振荡电路，其中，连接节点处的电压为第一电压时的第一电容器的电容大于连接节点处的电压为第二电压时的第一电容器的电容，第二电压低于第一电压。

(10)根据上述(1)至(9)中任一项的振荡电路，其中，第一电容器具有MOS结构。

(11)一种锁相回路，包括：

相位比较电路，被配置为基于时钟信号将第一信号的相位与第二信号的相位进行比较；

环路滤波器，被配置为基于相位比较电路中的相位比较结果生成控制电压；以及

振荡电路，被配置为基于控制电压生成时钟信号；

振荡电路包括：

电流源，耦接到连接节点，该电流源被配置为使具有基于控制电压的电流值的电流从第一电源节点流到连接节点，

振荡部，设置在连接节点与第二电源节点之间的电流路径上，振荡部被配置为以基于流过电流路径的电流的振荡频率振荡并且从而生成时钟信号；

第一电容器，设置在连接节点与第二电源节点之间，该第一电容器具有根据连接节点处的电压而改变的电容；以及

设置部，被配置为基于连接节点处的电压执行改变操作，该改变操作是改变连接节点与第二电源节点之间的阻抗的操作。

本申请要求基于2018年9月18日向日本专利局提交的日本专利申请第2018-174087号的优先权，其全部内容通过引用并入本文。

应理解，本领域技术人员将根据设计要求和其他因素进行各种修改、组合、子组合和改变，并且它们在所附权利要求或其等同物的范围内。