具体实施方式

以下揭露提供众多不同的实施例或范例，用于实施本案提供的主要内容的不同特征。下文描述一特定范例的组件及配置以简化本揭露。当然，此范例仅为示意性，且并不拟定限制。举例而言，以下描述“第一特征形成在第二特征的上方或之上”，于实施例中可包括第一特征与第二特征直接接触，且亦可包括在第一特征与第二特征之间形成额外特征使得第一特征及第二特征无直接接触。此外，本揭露可在各范例中重复使用元件符号及/或字母。此重复的目的在于简化及厘清，且其自身并不规定所讨论的各实施例及/或配置之间的关系。

此外，空间相对术语，诸如“下方(beneath)”、“以下(below)”、“下部(lower)”、“上方(above)”、“上部(upper)”等等在本文中用于简化描述，以描述如附图中所图示的一个元件或特征结构与另一元件或特征结构的关系。除了描绘图示的方位外，空间相对术语也包含元件在使用中或操作下的不同方位。此设备可以其他方式定向(旋转90度或处于其他方位上)，而本案中使用的空间相对描述词可相应地进行解释。

半导体基板上的鳍可用任意的方法图案化而成。例如，鳍可通过一个或多个光微影制程图案化而成，包括双图案化或多图案化制程。一般而言，双图案化或多图案化制程结合了光微影和自对准制程，其允许图案具有，例如，比使用其他现行的单一且直接的光微影制程所产生的鳍具有更小的截距(pitch)。例如，在一实施例中，牺牲层形成在基板上且使用光微影制程图案化。间隔物以自对准的方式沿着图案化的牺牲层的两侧生长。牺牲层接着被移除，残留的间隔物可接着用于图案化鳍。

图1A至图11B为本揭露的部分实施例的制造半导体元件的方法在不同步骤的示意图。

参照图1A和图1B，其中图1B为沿着图1A的线B-B的剖面图。半导体鳍102形成在基板100上方，且多个隔离结构105形成在基板100上方并邻接半导体鳍102。在部分实施例中，基板100可为半导体基板且可包括分层或埋覆氧化物。在部分实施例中，基板100包括块状硅，其可为未掺杂或是掺杂(例如，P型、N型，或其组合)。亦可使用其他适用于半导体元件的材料。其他材料例如锗、石英、蓝宝石，或玻璃亦可替代为基板100的材料。或者，硅基板100可为绝缘体上半导体基板的一主动层，或是形成在块状硅层上方的多层结构，例如硅锗层。在部分实施例中，基板100包括硅、锗；化合物半导体，包括碳化硅，砷化镓，磷化镓，磷化铟，砷化铟和/或锑化铟，且包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体。

半导体鳍102可通过下列方法形成，例如，使用光微影技术图案化并蚀刻基板100。在部分实施例中，沉积光阻层在基板100上方。光阻层根据所欲的图案(此除为半导体鳍102的图案)经辐射(曝光)，并显影以移除光阻层的一部分。剩余的光阻材料保护下方的材料不受到后续如蚀刻的破坏。应了解其他遮罩，例如氧化物或氮化硅遮罩亦可用于蚀刻制程。

隔离结构105作为半导体鳍102周围的浅沟槽绝缘结构(STI)。在部分实施例中，隔离结构105由氧化硅，氮化硅、氮氧化硅、氟化物掺杂的硅酸盐玻璃(FSG)或其他低K介电材料形成。在部分实施例中，隔离结构105可通过高密度等离子体(HDP)化学气相沉积(CVD)制程，使用硅烷(SiH₄)和氧气(O₂)作为反应前驱物。在一些其他实施例中，隔离结构105可以使用次大气压化学气相沉积(SACVD)制程或高深宽比制程(HARP)形成，其中制程气体可以包括原硅酸四乙酯(TEOS)和臭氧(O3)。在又其他实施例中，隔离结构105可由下列方法形成，例如，旋涂电介质制程，例如氢倍半硅氧烷(HSQ)或甲基倍半硅氧烷(MSQ)。亦可使用其他制程或材料。在部分实施例中，隔离结构105可具有多层结构，例如，热氧化衬层以及衬层上的氮化硅。接着，可选择性对隔离结构105执行热退火制程。

参照图2A和图2B，其中图2B为沿着图2A的线B-B的剖面图。依序形成第一二维材料层110、栅极介电层122，及虚设栅极层124在基板100上方。在部分实施例中，第一二维材料层110沿着半导体鳍102和隔离结构105的表面延伸。根据固态材料学中所被广泛接受的定义中，“二维材料”是指由单层原子所构成的晶格材料。在本领域广泛接受的定义中，“二维材料”亦可称为“单层(monolayer)”材料。在本揭露中，除非特别说明，否则“二维材料”和“单层”可交替使用且具有相同的意义。

第一二维材料层110可为二维材料且具有适当的厚度。在部分实施例中，二维材料的每一个单层结构中包括单层原子，因此二维材料层的厚度也代表了二维材料的单层的数量，其可为一个单层或多个单层。二维材料的两个邻近的单层的耦接是通过凡得瓦力(vander Waals force)，其相较于单一单层中的原子之间的化学键结是来得弱的。

形成第一二维材料层110可根据第一二维材料层110和基板100的材料而有适合的方法。在部分实施例中，第一二维材料层110包括过渡金属二硫属化物(transition metaldichacogenide；TMD)单层材料。在部分实施例中，过渡金属二硫属化物单层包括夹在两层硫属元素原子之间的一层过渡金属原子。基板100的半导体鳍102可包括适合在上方形成过渡金属二硫属化物单层的材料。例如，基板100的半导体鳍102可具有承受成长过渡金属二硫属化物过程中的潜在高温能力的材料，例如硅。

在部分实施例中若第一二维材料层110为过渡金属二硫属化物单层，过渡金属二硫属化物单层包括二硒化铂(PtSe₂)，其晶格的每一层包括在1T结构中夹在硒原子之间的铂原子所紧密排列而成的二维阵列。第一二维材料层110的电性，例如二硒化铂，可根据层的厚度(即第一二维材料层110的单层的树木)而具有半金属(semimetal)和半导体的不同状态。

在部分实施例中，若二硒化铂为单层结构或是双层结构，二硒化铂具有半导体特性(例如，具有能隙(band gap))。例如，单层的二硒化铂单层的厚度为约至约(例如)，且其能隙为约1.2eV至约1.4eV(例如1.3eV)。另一方面，双层的二硒化铂单层的厚度为约1.4nm至约1.6nm(例如1.5nm)，且其能隙为约0.2eV至约0.4eV(例如0.3eV)。一些实验结果显示若二硒化铂的厚度小于约2.5nm，则二硒化铂层具有半导体特性。此处所讨论的，材料的半导体特性或是材料的半导体态是指此材料或此材料的状态为，其费米能阶(Fermi level(E_F))是位于填满的价带(valence band)和空的传导带(conduction band)之间的间隙(即能隙)，其中能隙大于0且小于约4电子福特(eV)。

然而，若二硒化铂逐渐变厚，例如三层或更多层，则二硒化铂将会失去能隙且变成半金属。例如，三层二硒化铂单层的厚度为约2nm至约3nm(例如2.5nm)，且不具有能隙。因此，若二硒化铂的厚度大于约2.5nm或具有三层结构(或更多)，则二硒化铂具有半金属特性。此处所讨论的，半金属电性(半金属特性)是指不具有能隙且其费米能阶(Fermi level(E_F))具有可忽略的状态密度(density of states)。半金属材料或是材料的半金属状态皆具有构成电传导的电洞和电子，故其具有导电性。

在部分实施例中，由于二硒化铂的第一二维材料层110将会作为半导体元件中的半导体通道层，第一二维材料层110的厚度将会小于约2nm至约3nm(例如2.5nm)，即等于或少于两层单层的二硒化铂。在部分实施例中，形成第一二维材料层110也包括对第一二维材料层110进行处理以得到预期电性(如此处的半导体电性)。处理制程包括变薄(即减少第一二维材料层110的厚度)、掺杂，或施加应力，以让第一二维材料层110展现特定的半导体特性，例如具有能隙。例如，若初始二硒化铂第一二维材料层110的厚度大于约2nm至约3nm(例如2.5nm)，即等于或超过三层的二硒化铂单层，则初始二硒化铂第一二维材料层110会举有半金属特性，则将不适用于作为晶体管通道区域。因此，可变薄第一二维材料层110，使得二硒化铂第一二维材料层110的厚度提供半导体特性，使其厚度小于约2.5nm(或少于三层单层的二硒化铂)。在部分实施例中，电浆干蚀刻，例如反应式离子蚀刻，可用于减少第一二维材料层110的单层的数量。

在部分实施例中，形成第一二维材料层110具有半导体特性的步骤可以称为“能阶开启(bandgap opening)”。由于二维材料可能历经半导体态或半金属态之间的转换，此处所用的词汇“能阶开启”是指二维材料的状态中，直接或间接能隙存在于二维材料的电性状态中，使得二维材料具有半导体特性。如此处所讨论，第一二维材料层110的半导体态可通过一个或多个选择性生长，变薄/变少单层的数量，或使用其他能阶开启技术如掺杂或施加应力而得。

二硒化铂的第一二维材料层110可通过适合的方法形成在基板100的半导体鳍102上。例如，二硒化铂可通过沉积技术形成在基板100上或通过微机械剥离法(micromechanical exfoliation)并耦接到基板100的半导体鳍102上。

在部分实施例中，第一二维材料层110可通过分子束磊晶(MBE)，化学气相传输(CVT)，化学气相沉积(CVD)或其他合适的制程。在化学气相沉积中，PtCl ₂(或PtO)和硒化物可以被蒸发以产生Pt离子和Se离子，而Pt离子与Se离子反应以形成沉积在基板100的半导体鳍102上的PtSe₂。

在其他实施例中，若二硒化铂是通过微机械剥离法形成，第一二维材料层110形成在另一基板上并转移至基板100。例如，二维材料薄膜通过CVD、溅镀、ALD，形成在第一基板上。高分子薄膜，例如聚甲基丙烯酸甲酯(PMMA)，接着形成在二维材料薄膜上。在形成高分子薄膜之后，加热样本，例如把样本放置在高温盘上。在加热后，从二维材料薄膜的角落自第一基板100剥离，例如使用镊子，且样本可以浸泡在溶液中以促进二维材料薄膜和第一基板的分离。将二维材料薄膜和高分子薄膜转移至基板100。接着使用适当的溶剂将高分子薄膜自二维材料薄膜上移除。

栅极介电层122可为，例如氧化硅，氮化硅，其组合等，并且可以通过适当的技术如沉积或热成长。可以通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)之类的合适的制程或任何合适的制程来形成栅极电介层122。

虚设栅极层124可以沉积在栅极介电层122上方，然后例如通过CMP被平坦化。虚设栅极层124可以包括多晶硅(poly-Si)或多晶硅锗(poly-SiGe)。此外，虚设栅极层124可以是掺杂有均匀或不均匀掺杂的多晶硅。虚设栅极层124可以通过适当的制程形成，例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或任何适当的制程。

参照图3A和图3B，其中图3B为沿着图3A的线B-B的剖面图。第一二维材料层110、栅极介电层122，和虚设栅极层124经图案化以形成图案化第一二维材料层110、栅极介电质123，和虚设栅极125，使得半导体鳍102和隔离结构105的部分被曝露。栅极介电层122和虚设栅极层124可合并称为虚设栅极结构120或虚设栅极堆迭。在图案化后，半导体鳍102和隔离结构105的部分经由虚设栅极结构120曝露。在部分实施例中，经图案化的第一二维材料层110的相对侧壁曝露。

在部分实施例中，第一二维材料层110、栅极介电层122，和虚设栅极层124可通过光微影技术图案化。在部分实施例中，光阻层可沉积在虚设栅极层124上方。光阻层可根据所欲的图案(此处为虚设栅极结构120)经辐射(曝光)，并显影以移除光阻材料的一部分。剩余的光阻材料保护下方的材料不受到后续制程如蚀刻的破坏。

参照图4A和图4B，其中图4B为沿着图4A的线B-B的剖面图。第二二维材料层130形成在半导体鳍102和隔离结构105的曝露部分上。在部分实施例中，第二二维材料层130是从第一二维材料层110开始沿着半导体鳍102和隔离结构105的曝露表面成长。因此，第一二维材料层110和第二二维材料层130的底表面为共线。在部分实施例中，第一二维材料层110和第二二维材料层130具有相同材料，例如二硒化铂。由于第一二维材料层110是沿着半导体鳍102和隔离结构105的表面形成，在第一二维材料层110中的单层内原子之间的化学键结实质上是平行于半导体鳍102和隔离结构105的表面。此外，由于第一二维材料层110的侧壁是曝露于虚设栅极结构120，第二二维材料层130的原子倾向于和第一二维材料层110的侧壁上的化学键结产生键结，使得第二二维材料层130可从第一二维材料层110的侧壁开始侧向的生长。换言之，第二二维材料层130是把第一二维材料层110的曝露侧壁作为基层，并从第一二维材料层110的曝露侧壁开始水平成长。在部分实施例中，第二二维材料层130可通过分子束磊晶、化学气相传输、化学气相沉积，或适合的方法形成。

如前述所提及，由于第二二维材料层130是以第一二维材料层110作为基层，第二二维材料层130和第一二维材料层110实质上具有相同厚度。例如，若第一二维材料层110为单一单层，则第二二维材料层130亦为单一单层，且可具有厚度自约至约(例如)。另一方面，若第一二维材料层110为双层单层，则第二二维材料层130亦为双层单层，且可具有厚度自约1.4nm至约1.6nm(例如1.5nm)。一般而言，第二二维材料层130的厚度小于约2.5nm。使得第二二维材料层130(例如二硒化铂)具有半导体特性。在部分实施例中若第一二维材料层110和第二二维材料层130为相同材料(例如二硒化铂)，则两者之间可能不具有可辨识的交界面。在部分实施例中若第二二维材料层130为不同于第一二维材料层110的材料，则两者之间可能具有可辨识的交界面。

参照图5A和图5B，其中图5B为沿着图5A的线B-B的剖面图。在虚设栅极结构120的相对侧壁上形成栅极间隔物135。在部分实施例中，栅极间隔物135覆盖第二二维材料层130的第一部分130A，而曝露第二二维材料层130的第二部分130B。栅极间隔物135可通过下列方法形成，例如，在虚设栅极结构120和第二二维材料层130上方毯覆沉积间隔物层，接着执行蚀刻制程以移除间隔物层的水平部分，使得间隔物层的垂直部分遗留在虚设栅极结构120的侧壁上以及第二二维材料层130上。在部分实施例中，栅极间隔物135可以包括SiO₂、Si₃N₄、SiO_xN_y、SiC、SiCN、SiOC、SiOCN和/或其组合。在一些实施例中，每个栅极间隔物135可包括多层，例如主间隔物，衬层等。在一些实施例中，可以通过CVD、SACVD、FCVD、ALD、PVD或其他合适的制程来形成栅极间隔物135。

参照图6A和图6B，其中图6B为沿着图6A的线B-B的剖面图。在栅极间隔物135旁形成层间介电层140。层间介电层140沿着第二二维材料层130的第二部分130B上方延伸。在部分实施例中，毯覆地沉积介电层于基板100上方并填补栅极间隔物135旁的空间，接着执行CMP制程以移除多余的介电层直到虚设栅极结构120的上表面曝露。在部分实施例中，包括氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(TEOS)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k介电材料和/或其他合适的介电材料。低k电介质材料的例子包括但不限于氟化石英玻璃(FSG)、碳掺杂的氧化硅，非晶氟化碳、聚对二甲苯、双苯并环丁烯(BCB)或聚酰亚胺。可以使用例如CVD、ALD、旋涂玻璃(SOG)或其他合适的技术来形成层间介电层140。

参照图7A和图7B，其中图7B为沿着图7A的线B-B的剖面图。图案化层间介电层140以形成多个第一开口O1并曝露第二二维材料层130。详细而言，第一开口O1曝露第二二维材料层130的第二部分。在部分实施例中，形成光阻层于基板100上方，光阻层根据所欲的图案经辐射(曝光)，并显影以移除光阻层的一部分。剩余的光阻材料保护下方的材料不受到后续如蚀刻的破坏。应了解其他遮罩，例如氧化物或氮化硅遮罩亦可用于蚀刻制程。

参照图8A和图8B，其中图8B为沿着图8A的线B-B的剖面图。多个第三二维材料层150分别形成在第一开口O1中。在部分实施例中，第三二维材料层150可通过分子束磊晶、化学气相传输、化学气相沉积，或适合的方法形成。在部分实施例中，相较于三维结晶表面，二维材料层更倾向于形成在二维材料表面。因此，相较于例如层间介电层140、栅极间隔物135以及虚设栅极结构120这类具有三维结晶的结构，第三二维材料层150更倾向于形成在第二二维材料层130的第二部分130B的曝露表面上。换言之，相较于例如层间介电层140、栅极间隔物135以及虚设栅极结构120这类具有三维结晶的结构，第二二维材料层130在第二二维材料层130的第二部分130B的曝露表面上具有更高的成长速率(例如沉积速率)。此处，“三维结晶结构”是指原子在以三维的方式规律的排列，且可由重复的三维单元(unit cell)排列表示，其中单元是指可以呈现三维结构完整的对称性的最小重复单元。在部分实施例中，第一二维材料层110、第二二维材料层130和第三二维材料层150为相同材料，例如二硒化铂。

在图8B中，在部分实施例中若第一二维材料层110、第二二维材料层130和第三二维材料层150为二硒化铂，则第一二维材料层110具有厚度T1，第二二维材料层130具有厚度T2，第三二维材料层150具有厚度T3。如前述所提及，第一二维材料层110的厚度T1小于约2.5nm，即等于或小于两层单层的二硒化铂，使得第一二维材料层110具有半导体特性。相同的，第二二维材料层130的厚度T2小于约2.5nm。然而，具有厚度T3的第三二维材料层150因为形成在第二二维材料层130的第二部分130B上，使得第二二维材料层130和第三二维材料层150的总厚度T4大于约2.5nm，这使得第三二维材料层150和第二二维材料层130的第二部分130B的组合具有半金属特性。因此，第三二维材料层150和第二二维材料层130的第二部分130B的组合可以做为晶体管的源/漏极结构。如此一来，未掺杂的半金属源/漏极结构可以用于取代传统的N掺杂或P掺杂的半导体源/漏极结构。换言之，在栅极间隔物135下方的第二二维材料层130的第一部分130A仍然维持半导体特性，因为第二二维材料层130的第一部分130A依然维持着小于约2.5nm的厚度T2。

在部分实施例中，第三二维材料层150应形成具有足够的厚度T3，使得第三二维材料层150和第二二维材料层130的第二部分130B的组合具有半金属特性。换言之，第三二维材料层150应形成具有厚度T3，使得厚度T2和厚度T3的总和大于约2.5nm。由于第二二维材料层130和第三二维材料层150是由相同材料(二硒化铂)构成，因此两者之间可能不会有可辨识的交界面。

参照图9A和图9B，其中图9B为沿着图9A的线B-B的剖面图。形成层间介电层160在第一开口O1中。层间介电层160沿着第三二维材料层150上方延伸。在部分实施例中，毯覆地沉积介电层于基板100上方并填补第一开口O1，接着执行CMP制程以移除多余的介电层直到虚设栅极结构120的上表面曝露。在部分实施例中，包括氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(TEOS)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k介电材料和/或其他合适的介电材料。低k电介质材料的例子包括但不限于氟化石英玻璃(FSG)、碳掺杂的氧化硅，非晶氟化碳、聚对二甲苯、双苯并环丁烯(BCB)或聚酰亚胺。可以使用例如CVD、ALD、旋涂玻璃(SOG)或其他合适的技术来形成层间介电层160。

参照图10A和图10B，其中图10B为沿着图10A的线B-B的剖面图。将虚设栅极结构120取代为金属栅极结构170。在部分实施例中，金属栅极结构170包括栅极介电层172、位于栅极介电层172上方的功函数金属层174，以及位于功函数金属层174上方的栅极电极176。在部分实施例中，金属栅极结构170可由下列方法形成，例如，移除虚设栅极结构120以在栅极间隔物135之间形成栅极沟槽，依序沉积栅极介电质材料、功函数金属材料、栅极电极材料于栅极沟槽中，接着执行CMP制程以移除多余的栅极介电质材料、功函数金属材料、栅极电极材料直到层间介电层160的上表面曝露以形成金属栅极结构170。

在部分实施例中，栅极介电层172可以包括高k电介质，例如TiO₂、HfZrO、Ta₂O₃、HfSiO₄、ZrO₂，ZrSiO₂、LaO、AlO、ZrO、TiO、Ta₂O₅、Y₂O₃、SrTiO₃(STO)、BaTiO₃(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO₃(BST)、Al₂O₃、Si₃N₄、氧氮化物(SiON)，它们的组合或其他合适的材料。在一些实施例中，功函数金属层174可以是n型或p型功函数层。示例性的p型功函数金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi ₂、MoSi₂、TaSi₂、NiSi₂、WN，其他合适的p型功函数材料或其组合。示例性的n型功函数金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函数材料或其组合。功函数层可以包括多个层。在一些实施例中，栅极电极176可以包括钨(W)。在一些其他实施例中，栅极电极176包括铝(Al)，铜(Cu)或其他合适的导电材料。

参照图11A和图11B，其中图11B为沿着图11A的线B-B的剖面图。形成多个源/漏极接触180于层间介电层160中。在部分实施例中，源/漏极接触180包括衬层(liner)和栓塞(plug)。衬层位于栓塞和下方的源/漏极结构(例如第三二维材料层150和第二二维材料层130的第二部分130B)之间。在部分实施例中，衬层有助于栓塞的沉积，并有助于减少栓塞的金属材料向外扩散。在一些实施例中，衬里包括钛(Ti)，氮化钛(TiN)，钽(Ta)，氮化钽(TaN)或另一种合适的材料。栓塞包括导电材料，例如钨(W)，铜(Cu)，铝(Al)，钌(Ru)，钴(Co)，钼(Mo)，镍(Ni)或其他合适的导电材料。源/漏极接触180可由下列方法形成，例如，图案化层间介电层160以形成多个定义源/漏极接触180位置的开口，在开口内填补导电材料，接着执行CMP制程以移除多余的导电材料。在部分实施例中，源/漏极接触180可由PVD、CVD、ALD或其他适合的制程形成。

图12A和图12B为本揭露的部分实施例的图11A和图11B的半导体元件的能带图。在部分实施例中，图11A和图11B的半导体元件操作为开关，具有关闭状态(Off State)，其元件之间并不具传导性(或低传导性)，且具有开启状态(On State)，其元件具有高于关闭状态的传导性。图12A的能带图为开启状态，图12B的能带图为关闭状态。

图12A和图12B为沿着半导体鳍102(参照图11A和图11B)的长度方向中，传导带以及价带的相对位置的示意图，其中传导带以及价带具有带偏移(band offset)。能带图绘制了传导带的下缘以及价带的上缘。传导带包括源极S、漏极D，以及位于源极S和漏极D之间的通道CH。在部分实施例中，源极S和漏极D对应至图11A和图11B的源/漏极结构(例如，第三二维材料层150及其下方的第二二维材料层130的第二部分130B的组合)，而通道CH对应至图11A和图11B的通道区域(例如，第一二维材料层110)。

如前述所提及，源极S和漏极D并非半导体，而是具有半金属特性，因此源极价带V_S的上缘和源极传导带C_S的下缘重合或是重迭，而漏极价带V_D的上缘和漏极传导带C_D的下缘重合或是重迭。电子占据价带，如阴影处所表示。在此状况下，源极S和漏极D的费米能阶分别相同于源极传导带C_S和漏极传导带C_D。另一方面，对于具有半导体特性的通道区域CH而言，在通道价带V_CH和通道传导带C_CH之间则有能隙(bandgap)。

参照图11A、图11B和图12A，在开启状态中，在金属栅极结构170上施加第一电压，并偏移通道传导带C_CH的下缘使其等高或略高于源极S的占据能阶(例如，费米能阶)。在图12A的开启状态中，电流传输机制是热注入电流TIC(thermal injection current或称thermionic current)以及源极至漏极穿隧SDT(source-to-drain tunneling)的组合。热注入电流TIC为电流自源极传导带C_S，传输跨越通道传导带C_CH，而至漏极传导带C_D的电流。源极至漏极穿隧SDT为电流自源极传导带C_S，穿隧过通道CH内能隙所形成的阻障，而至漏极传导带C_D的电流。流经传导带C_S、C_CH和C_D的热注入电流TIC明显的大于源极至漏极穿隧SDT，因此在开启状态中是主要的传输机制。因此，在开启状态中，源极至漏极穿隧SDT是可以被忽略的。第一电压可以等于或高于图11A和图11B的半导体元件的阈值电压，以将其转换至开启状态。阈值电压为流经传导带C_S、C_CH和C_D的热注入电流TIC开始发生的最小电压。此处，词汇「热注入电流」是指载子通过热动能而流经传导带C_S、C_CH和C_D的电流。

参照图11A、图11B和第12B图，在关闭状态中，在金属栅极结构170上施加第二电压。在图12B的关闭状态中，通道传导带C_CH的被偏移使超过源极S(例如源极S的传导带C_S)的占据能阶(例如，费米能阶)。由于通道CH的能隙是不变的，因此通道价带V_CH也向上偏移。在关闭状态中，由于源极S和通道CH之间较大的价偏移，使得热注入电流TIC被抑制，因此源极至漏极穿隧SDT成为造成关闭状态中电流产生的主要传输机制。在本揭露的实施例中，由于源/漏极结构具有半金属特性，因此源极至漏极穿隧SDT可以被抑制，细节将在后方讨论。

参照图13，图13为块状二硒化铂的能带结构，其中“块状二硒化铂”是指二硒化铂具有三层或更多层的单层(例如前述所说的大于约2.5nm)，其具有半金属特性。如能带结构所示，块状二硒化铂的传导带和价带是位于不同对称的K点上(different symmetry k-points)。举例来说，块状二硒化铂的传导带是在K谷(Valley)，而块状二硒化铂的价带则是位于Γ谷。在这种传导带和价带是位于不同对称的K点上的情况来说，传导带和价带之间的穿隧需要透过声子辅助(phonon’s assistance)。而由于需要这样额外的机制(声子辅助)来驱动穿隧，使得穿隧穿隧效应发生的机率降低。由于本揭露的实施例中，传导带和价带是位于不同对称的K点上，这使得源极S和漏极D之间的穿隧机率降低了，也因此抑制了源极至漏极穿隧SDT，也导致了亚阈值斜率(subthreshold slope；SS)表现的提升，下方将有更详细的讨论。若源/漏极结构是由位于相同K点上的传导带和价带所构成的半金属，则源极S和漏极D之间的穿隧机率将不会有显著的减少，因为这样的穿隧便不需要透过声子辅助，也因此会增加穿隧效应发生的机率。

参照第11A、11B、12A、12B和14图。图14绘制了在固定源/漏极电压下、以semi-log尺标，以及室温的情况下，从源极S流经通道CH至漏极S的电流(I_DS)对栅极电压(V_GS)的图。I-V曲线是根据图11A和图11B所绘制的半导体元件计算而得。理想上，源/漏极电流在关闭状态下会比较低，而在开启状态下会比较高，而在阈值电压处所产生的阶差则代表元件从关闭转换为开启。在实际元件中并不会有明显的阶梯状改变，亚阈值斜率(SS)是用来评断一个元件有多接近理想元件。此处，“亚阈值斜率”是图14中曲线的斜率。随着亚阈值斜率SS的增加，元件则是越远离理想的方向。

图14中，条件C1为本揭露的部分实施例的半导体元件具有N掺杂或P掺杂的磊晶源/漏极结构的模拟结果。另一方面，条件C2为本揭露的部分实施例的半导体元件具有未掺杂半金属源/漏极结构的模拟结果，例如图11A和图11B的半导体元件。比较条件C1和条件C2，条件C2的亚阈值斜率低于条件C1的亚阈值斜率，这是因为使用了传导带和价带是位于不同对称的K点上的半金属源/漏极结构可以抑制不希望发生的源极至漏极穿隧SDT(如图12B)，如图13所讨论的。因此，基于这样的配置，具有半金属源/漏极结构的半导体元件的条件C2的亚阈值斜率相较于条件C1是有进步的。

另一方面，由于源/漏极结构具有半金属特性，源/漏极结构的电阻值可以降低。因此，半金属源/漏极结构和源/漏极接触之间的接触电阻亦可以降低，也可以促进元件的表现。

图15为本揭露的部分实施例的制造半导体元件的方法。虽然方法M1是由一系列操作或步骤来描述，然应了解此方法并没有限制操作或其顺序。因此，在部分实施例中，这些操作或步骤可以不同的顺序被执行，及/或同时地执行。此外，在部分实施例中，描述的操作或步骤可被切割为多个操作或步骤，其可在不同时间点或是相同时间点与其他操作或是子操作一起进行。在部分实施例中，描述的操作或步骤可被省略，或包括其他没有被描述的操作或步骤。

在方块S101中，在基板上方形成半导体鳍，以及在形成隔离结构在基板上方并邻近半导体鳍。图1A和图1B绘制了方块S101的部分实施例。

在方块S102中，依序形成第一二维材料层、栅极介电质、虚设栅极层在基板上方。图2A和图2B绘制了方块S102的部分实施例。

在方块S103中，图案化第一二维材料层、栅极介电质、虚设栅极层以形成图案化第一二维材料层和虚设栅极结构。图3A和图3B绘制了方块S103的部分实施例。

在方块S104中，从第一二维材料层的侧壁开始，沿着半导体鳍和隔离结构的曝露部分侧向生长第二二维材料层。图4A和图4B绘制了方块S104的部分实施例。

在方块S105中，在虚设栅极结构的相对侧壁上形成栅极间隔物。图5A和图5B绘制了方块S105的部分实施例。

在方块S106中，在栅极间隔物旁形成第一层间介电层。图6A和图6B绘制了方块S106的部分实施例。

在方块S107中，在第一层间介电层中形成多个开口以曝露第二二维材料层。图7A和图7B绘制了方块S107的部分实施例。

在方块S108中，分别在开口中形成多个第三二维材料层。图8A和图8B绘制了方块S108的部分实施例。

在方块S109中，在开口中形成第二层间介电层。图9A和图9B绘制了方块S109的部分实施例。

在方块S110中，将虚设栅极结构替换为金属栅极结构。图10A和图10B绘制了方块S110的部分实施例。

在方块S111中，在第二层间介电层中形成多个源/漏极接触。图11A和图11B绘制了方块S111的部分实施例。

图16A至图27B为本揭露的部分实施例的制造半导体元件的方法在不同步骤的示意图。图16A至图27B的部分元件相同于或类似于图1A至图11B所讨论的，因此相关的细节将不再赘述。

参照图16A和图16B，其中图16B为沿着图16A的线B-B的剖面图。半导体鳍102形成在基板100上方，且多个隔离结构105形成在基板100上方并邻接半导体鳍102。基板100、半导体鳍102，和隔离结构105类似于图1A和图1B所讨论的，因此形成方法和材料将不再赘述。

参照图17A和图17B，其中图17B为沿着图17A的线B-B的剖面图。依序形成栅极介电层122及虚设栅极层124在基板100上方。栅极介电层122及虚设栅极层124类似于图2A和图2B所讨论的，因此形成方法和材料将不再赘述。

参照图18A和图18B，其中图18B为沿着图18A的线B-B的剖面图。栅极介电层122和虚设栅极层124经图案化以形成栅极介电质123和虚设栅极125，使得半导体鳍102和隔离结构105的部分被曝露。图案化栅极介电层122和虚设栅极层124类似于图3A和图3B所讨论的，因此相关细节将不再赘述。

参照图19A和图19B，其中图19B为沿着图19A的线B-B的剖面图。在虚设栅极结构120的相对侧壁上形成栅极间隔物135。栅极间隔物135类似于图5A和图5B所讨论的，因此形成方法和材料将不再赘述。

参照图20A和图20B，其中图20B为沿着图20A的线B-B的剖面图。在栅极间隔物135旁形成层间介电层140。层间介电层140类似于图6A和图6B所讨论的，因此形成方法和材料将不再赘述。

参照图21A和图21B，其中图21B为沿着图21A的线B-B的剖面图。图案化层间介电层140以形成多个第一开口O2并曝露半导体鳍102和隔离结构。图案化层间介电层140类似于图7A和图7B所讨论的，因此相关细节将不再赘述。

参照图22A和图22B，其中图22B为沿着图22A的线B-B的剖面图。蚀刻半导体鳍102以在隔离结构105中形成多个凹陷R1。详细而言，蚀刻制程移除了半导体鳍102曝露在虚设栅极结构120和栅极间隔物135以外的部分。在部分实施例中，蚀刻制程包括干蚀刻、湿蚀刻，或上述的组合。

参照图23A和图23B，其中图23B为沿着图23A的线B-B的剖面图。在第一开口O2和凹陷R1内形成多个二维材料层190。在部分实施例中，二维材料层190可通过下列方法形成，例如，第一开口O2和凹陷R1内沉积二维材料，接着执行CMP制程以移除多余的二维材料直到虚设栅极结构120的上表面曝露。在部分实施例中，二维材料层190的厚度大于约2.5nm，即等于或多于三层单层的二硒化铂，使得二硒化铂具有半金属特性，如上述于图1A至图15所讨论的，相关细节将不再赘述。

参照图24A和图24B，其中图24B为沿着图24A的线B-B的剖面图。回蚀刻二维材料层190以在层间介电层140中形成第二开口O3。回蚀刻二维材料层190包括干蚀刻、湿蚀刻，或上述的组合。在部分实施例中，相较于层间介电层140、栅极间隔物135和虚设栅极结构120，蚀刻剂对于二维材料层190具有较快的蚀刻速率。在部分实施例中，额外的遮罩(如光阻)可在回蚀刻二维材料层190期间用于保护层间介电层140、栅极间隔物135和虚设栅极结构120，而在蚀刻后可通过例如电浆灰化的方式移除。

在图24B中，每个残留的二维材料层190具有厚度T5。如同上述在图1A至图15所讨论的，二维材料层190是由未掺杂的二硒化铂所构成，其中二维材料层190的厚度T5大于约2.5nm，即等于或多于三层单层的二硒化铂，使得二维材料层190具有半金属特性。因此，残留的二维材料层190可以称为源/漏极结构190。若回蚀刻二维材料层190使得其厚度小于约2.5nm，则残留的二维材料层190会变为半导体特性，在最终产品中将无法作为源/漏极结构使用。换言之，回蚀刻制程的执行使二维材料层190变薄，但在二维材料层190的厚度T5小于约2.5nm(例如，二维材料层190少于三层单层)之前停止。回蚀刻的停止点可以通过例如时间模组来决定。

在图24A中，每个残留的二维材料层190具有部分190A嵌入在隔离结构105中，其中部分190A沿着隔离结构105的侧壁延伸。在部分实施例中，部分190A的底表面，即二维材料层190的最底表面，低于虚设栅极结构120、栅极间隔物135，和层间介电层140的底表面。另一方面，在图24B中，半导体鳍102的一部分遗留在虚设栅极结构120和栅极间隔物135下方，且将作为最终产品的通道区域，而二维材料层190(或源/漏极结构190)沿着半导体鳍102的侧壁延伸。

参照图25A和图25B，其中图25B为沿着图25A的线B-B的剖面图。在第二开口O3内形成层间介电层160。层间介电层160类似于图9A和图9B所讨论的，因此形成方法和材料将不再赘述。

参照图26A和图26B，其中图26B为沿着图26A的线B-B的剖面图。将虚设栅极结构120取代为金属栅极结构170。在部分实施例中，金属栅极结构170包括栅极介电层172、位于栅极介电层172上方的功函数金属层174，以及位于功函数金属层174上方的栅极电极176。金属栅极结构170类似于图10A和图10B所讨论的，因此形成方法和材料将不再赘述。

参照图27A和图27B，其中图27B为沿着图27A的线B-B的剖面图。形成多个源/漏极接触180于层间介电层160中。源/漏极接触180类似于图11A和图11B所讨论的，因此形成方法和材料将不再赘述。

图28为本揭露的部分实施例的制造半导体元件的方法M2。虽然方法M2是由一系列操作或步骤来描述，然应了解此方法并没有限制操作或其顺序。因此，在部分实施例中，这些操作或步骤可以不同的顺序被执行，及/或同时地执行。此外，在部分实施例中，描述的操作或步骤可被切割为多个操作或步骤，其可在不同时间点或是相同时间点与其他操作或是子操作一起进行。在部分实施例中，描述的操作或步骤可被省略，或包括其他没有被描述的操作或步骤。

在方块S201中，在基板上方形成半导体鳍，以及在形成隔离结构在基板上方并邻近半导体鳍。图16A和图16B绘制了方块S201的部分实施例。

在方块S202中，依序形成栅极介电质和虚设栅极层在基板上方。图17A和图17B绘制了方块S202的部分实施例。

在方块S203中，图案化栅极介电质和虚设栅极层以形成虚设栅极结构。图18A和图18B绘制了方块S103的部分实施例。

在方块S204中，在虚设栅极结构的相对侧壁上形成栅极间隔物。图19A和图19B绘制了方块S204的部分实施例。

在方块S205中，在栅极间隔物旁形成第一层间介电层。图20A和图20B绘制了方块S206的部分实施例。

在方块S206中，在第一层间介电层中形成多个开口以曝露半导体鳍和隔离结构。图21A和图21B绘制了方块S206的部分实施例。

在方块S207中，蚀刻半导体鳍以在隔离结构中形成多个凹陷。图22A和图22B绘制了方块S207的部分实施例。

在方块S208中，分别在开口和凹陷中形成多个二维材料层。图23A和图23B绘制了方块S208的部分实施例。

在方块S209中，回蚀刻二维材料层以在第一层间介电层中形成多个第二开口。图24A和图24B绘制了方块S209的部分实施例。

在方块S210中，在第二开口中形成第二层间介电层。图25A和图25B绘制了方块S210的部分实施例。

在方块S211中，将虚设栅极结构替换为金属栅极结构。图26A和图26B绘制了方块S211的部分实施例。

在方块S212中，在第二层间介电层中形成多个源/漏极接触。图27A和图27B绘制了方块S212的部分实施例。

根据上述讨论，可看出本揭露的部分实施例提供了优点。然应了解，这些实施例可提供其他优点，且不是所有优点皆需要在此讨论，且不是所有实施例都具有特定的优点。其中一个优点为，半导体元件的源/漏极结构是由具有半金属特性，且传导带和价带位于不对称K点的二维材料所构成。由于半金属源/漏极结构之间的穿隧效应发生的机率低于磊晶源/漏极结构，本揭露的半导体元件的短通道效应可被抑制，也因此可以降低亚阈值斜率。另一优点为半金属源/漏极结构的电阻低于磊晶源/漏极结构，且半金属源/漏极结构和源/漏极接触之间的接触电阻亦可降低，因此元件表现将可以提升。

根据本揭露的部分实施例，一种半导体元件包括基板、栅极结构、半金属源/漏极结构，以及源/漏极接触。栅极结构位于基板上方。半金属源/漏极结构位于栅极结构的相对两侧，其中半金属源/漏极结构的能带结构具有位于不对称K点上的价带和传导带。源/漏极接触分别位于半金属源/漏极结构的上表面上方。

根据部分实施例，半导体元件还包含位于栅极结构和基板之间的半金属二维材料层。

根据部分实施例，其中半金属源/漏极结构和半金属二维材料层是由相同材料组成。

根据部分实施例，其中半金属二维材料层的厚度小于其中一个半金属源/漏极结构的厚度。

根据部分实施例，其中半金属源/漏极结构的底表面和半金属二维材料层的底表面共线。

根据部分实施例，其中金属二维材料层包括少于三层单层的二硒化铂。

根据部分实施例，其中各半金属源/漏极结构包括不少于三层单层的二硒化铂。

根据本揭露的部分实施例，一种半导体元件包括基板、栅极结构、栅极间隔物、第一二维材料层、第二二维材料层、第三二维材料层，和金属接触。栅极结构位于基板上方。栅极间隔物位于栅极结构的相对两侧壁上。第一二维材料层延伸在栅极结构和基板之间。第二二维材料层具有第一部分和第二部分，第一部分自第一二维材料层开始侧向延伸至栅极间隔物下方，第二部分自第一部份开始侧向延伸至超过栅极间隔物。第三二维材料层位于第二二维材料层的第二部分上方，其中第三二维材料层和第二二维材料层的第二部分的总厚度大于第一二维材料层的厚度。金属接触位于第三二维材料层上方。

根据部分实施例，其中第二二维材料层的厚度和第一二维材料层的厚度相同。

根据部分实施例，其中第三二维材料层的厚度大于第一二维材料层的厚度。

根据部分实施例，其中第一、第二、第三二维材料层是由二硒化铂组成。

根据部分实施例，其中第一二维材料层相较于第三二维材料层和第二二维材料层的第二部分的组合具有更大能隙。

根据部分实施例，其中第三二维材料层和第二二维材料层的第二部分的总厚度等于或大于约2.5nm。

根据部分实施例，其中第三二维材料层沿着栅极间隔物的侧壁延伸。

根据部分实施例，其中栅极间隔物的最顶表面高于第三二维材料层的顶表面。

根据本揭露的部分实施例，一种方法包括形成突出于基板上方的半导体鳍。形成第一二维材料层跨越半导体鳍。沉积栅极材料层于第一二维材料层上方。蚀刻栅极材料层和第一二维材料层以形成栅极结构和位于栅极结构下方的图案化第一二维材料层。从图案化的第一二维材料层开始侧向生长第二二维材料层。在侧向生长第二二维材料层后，在栅极结构的相对侧壁上形成栅极间隔物。在形成栅极间隔物后，在第二二维材料层上方形成第三二维材料层至少直到第三二维材料层和第二二维材料层的组合包含超过三层或更多单层的二硒化铂。

根据部分实施例，其中执行侧向生长第二二维材料层使得第二二维材料包围半导体鳍曝露于栅极结构外的区域。

根据部分实施例，其中执行侧向生长第二二维材料使得第二二维材料沿着围绕半导体鳍的浅沟槽绝缘结构的顶表面延伸。

根据部分实施例，还包含自图案化第一二维材料层上方移除栅极结构。在移除栅极结构后，在图案化第一二维材料层上方形成金属栅极结构。

根据部分实施例，还包含在第三二维材料层上方形成源/漏极接触。

上文概述了若干实施例的特征，以便本领域熟悉此项技艺者可更好地理解本揭示案的态样。本领域熟悉此项技艺者应当了解到他们可容易地使用本揭示案作为基础来设计或者修改其他制程及结构，以实行相同目的及/或实现相同优势的。本领域熟悉此项技艺者亦应当了解到，此类等效构造不脱离本揭示案的精神及范畴，以及在不脱离本揭示案的精神及范畴的情况下，其可对本文进行各种改变、取代及变更。