具体实施方式

为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。下文中将详细描述本发明的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本发明的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的任一单元和全部组合。本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样定义，不会用理想化或过于正式的含义来解释。

原先的移相是在混频器输出之后，通过天线单元之前的发射单元中通过数字移相器来调节。本发明的设计思路在于，将收发单元上的数字移相器去掉，通过调节混频前的中频信号相位或者混频器的本振信号的相位来移相。

本发明实施例提供的基于DDS的数字移相方法，如图1所示的，所述方法用于一种雷达装置，在所述雷达装置中，所有的天线模块都连接控制台(8)，每一个天线模块中，都至少包括有FPGA(1)、参考时钟(2)、中频信号所用DDS(3)、本振信号所用DDS(4)、混频器(5)、发射单元(6)和天线单元(7)。

其中，FPGA(1)分别连接中频信号所用DDS(3)和本振信号所用DDS(4)。参考时钟(2)分别连接中频信号所用DDS(3)和本振信号所用DDS(4)。混频器(5)分别连接中频信号所用DDS(3)和本振信号所用DDS(4)。混频器(5)连接发射单元(6)，发射单元(6)连接天线单元(7)。

所述方法包括：

S1、FPGA(1)控制中频信号所用DDS(3)产生中频信号，和FPGA(1)控制本振信号所用DDS(4)产生本振信号。

S2、将所产生的中频信号和本振信号传输至混频器(5)。

S3、混频器(5)将输入的中频信号和本振信号进行变频处理，转换为待发送的射频信号之后向发射单元(6)传输，由发射单元(6)将射频信号放大后通过天线单元(7)向外发送。

其中，混频器在混频时其相位具有线性的特性，因此调节产生输入中频信号或者本振信号所用的DDS中的相位控制字，都可以调节变频后信号相位。而中频信号和本振信号都可以通过DDS技术产生。例如：对于一个相位累加器位数为N的DDS系统，其相位精度为360°/2^N，DDS的累加器位数比较高，可以达到32位或48位，所以其相位精度远远小于0.1°，从而可以任意调整所需相位。而且此时调节相位对D/AC输出信号的功率大小也没影响，理论上来说信号损耗几乎为零。

具体的如图2所示的，频率控制字输入所述相位累加器。相位控制字输入所述加法器，并且所述加法器输出的N位二进制码与相位控制字P相加，之后以相加的结果作为波形存储器(ROM)的地址，并触发波形存储器(ROM)进行寻址处理。其中，所述相位累加器在参考时钟fc的每个上升沿，以频率控制字K作为累加，fc表示参考时钟(2)的频率，fc同时输入所述相位累加器和D/A转换器(D/AC)。具体的，DDS的结构中包括：相位累加器、加法器、波形存储器(ROM)、D/A转换器(D/AC)和低通滤波器(LPF)。N表示所述相位累加器的字长。

波形存储器(ROM)输出D位的正弦幅值S(n)，S(n)经D/A转换器(DAC)转变成模拟信号S(t)并输入低通滤波器(LPF)。其中，D表示波形存储器(ROM)中的数据的长度和D/A转换器(DAC)的字长，波形存储器(ROM)中的数据的长度和D/A转换器(DAC)的字长都为D位。

低通滤波器(LPF)对S(t)进行平滑，得到合成的信号波形。其中，在每一个时钟上升沿中，所述相位累加器把频率控制字累加一次，当所述相位累加器大于2^N时，累加器溢出并重新开始计数。

进一步的，需要从波形存储器(ROM)中查询得到正弦幅值。将查询得到的正弦幅值依次经过D/A转换器(D/AC)和低通滤波器(LPF)处理，从低通滤波器(LPF)输出频率信号f_o，其中，其中，正弦查找表存储在波形存储器(ROM)中，所述相位累加器的值与相位控制字相加后的数据，作为所述正弦查找表中的地址，并且波形存储器(ROM)中存储了与所述正弦查找表中的地址对应的正弦幅值。例如：

相位累加器字长N只有4位，共2^4＝16种地址状态，即0000、0001、0010..1101、1110、1111，每个地址中存储的正弦幅值依次对应为0、0.383、0.707、0.924、1、0.924、0.707、0.383、0、-0.383、-0.707、-0.924、-1、-0.924、-0.707、-0.383；当频率控制字设为0010，相位控制字设为0001时，初始值为0010+0001＝0011，该地址对应正弦幅值为0.924；第一次频率控制字累加后为0011+0010＝0101，该地址对应正弦幅值为0.924，第二次频率控制字累加后为0100+0010＝0111，该地址对应正弦幅值为0.383，后续按上述步骤进行，当累加的值达到1110时，下次累加即为1110+0010＝0000，累加值溢出，重新循环不停累加下去。

进一步的，还包括：通过调节相位控制字P的值，来调节输出的信号的相位，其中，输出的信号的相位Phase与相位控制字的关系为：

本实施例中，中频信号所用DDS(3)产生中频信号，包括：

中频信号所用DDS(3)产生线性调频。各个时钟依次按照线性调频的频率步进。

其中，第1个时钟上升沿将线性调频的基础频率对应的频率控制字输入中频信号所用DDS(3)，第2个时钟上升沿将线性调频的基础频率+1次步进后对应的频率控制字输入中频信号所用DDS(3)，直至第n个时钟上升沿将线性调频的基础频率+n-1次步进后对应的频率控制字输入中频信号所用DDS(3)，n为时钟的序号为正整数。

产生的线性调频的范围包括100MHz至120MHz且脉宽10us，设定的参考时钟500MHz，时钟周期为0.002us，基础频率为100MHz，频率的步进为第1个时钟上升沿将100MHz对应的频率控制字输入中频信号所用DDS(3)。第5000个时钟上升沿将120MHz对应的频率控制字输入中频信号所用DDS(3)。例如：

每个时钟的频率步进为第1个时钟上升沿将100MHz对应的频率控制字送进DDS；第2个时钟上升沿将100.004MHz对应的频率控制字送进DDS...第1000个时钟上升沿将104MHz对应的频率控制字送进DDS...第5000个时钟上升沿将120MHz对应的频率控制字 送进DDS。

本振信号所用DDS(4)产生本振信号，包括：根据所需产生的本振信号的数值和参考时钟的频率，获取频率控制字并输入本振信号所用DDS(4)，其中，频率控制字本振信号所用DDS(4)产生本振信号，包括：根据所需调节的相位值，获取输出的信号的相位并输入本振信号所用DDS(4)，其中，输出的信号的相位本频一般产生点频,比如产生2500MHz,参考时钟6000MHz，将频率控制字送进DDS，当要调节相位11^°时，将送进DDS。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于设备实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。