具体实施方式

以下请参照图1，图1是依照本发明一实施例的存储器装置的电路示意图。存储器装置100包括存储器阵列110、感测电路120、延迟电路130以及控制器140。如图1所示，存储器阵列110在行方向上包括N+1个区块BLK0～BLKN，其中N为整数。区块BLK0～BLKN用以存储数据。存储器阵列110例如是由动态随机存取存储器等挥发性存储器元件所构成，或者是由快闪存储器、相变化存储器、电阻式存储器等非挥发性存储器元件所构成，本发明实施例并不以此为限。

感测电路120耦接存储器阵列110。感测电路120可依据感测信号SAE对存储器阵列110的选中区块进行数据的读取，并依据锁存信号LE输出对应的输出数据DOUT。

举例来说，图2是依照本发明一实施例的感测电路的电路示意图。感测电路120包括感测放大器210以及锁存器220。感测电路120接收感测信号SAE。当感测信号SAE致能时，感测电路120可读取存储器阵列110的选中区块中的存储数据DATA，并将存储数据DATA传送至锁存器220。

锁存器220耦接感测放大器210。由于存储器阵列110内每个区块BLK0～BLKN至感测放大器210之间具有传递上的延迟，必需当接收到锁存信号LE时，锁存器220才可锁存由感测放大器210所读取的存储数据DATA，以将正确地存储数据DATA作为输出数据DOUT而输出。感测放大器210以及锁存器220的硬体结构可提供本领域人员熟知的电路元件来实现，本发明实施例并不加以限制。

回到图1，延迟电路130耦接感测电路120。延迟电路130可输出锁存信号LE。控制器140耦接感测电路120以及延迟电路130。在本发明实施例中，当使用者要对存储器阵列110中所存储的数据进行读取时，控制器140可致能感测信号SAE，并且在将感测信号SAE致能后，控制器140可控制延迟电路130进行计数，藉此延迟锁存信号LE的输出，以使接收锁存信号LE的感测电路120正确地输出数据。

控制器130可以是利用多个逻辑门所组成的逻辑电路，或者是中央处理单元(central processing unit，CPU)、可程序化的一般用途或特殊用途的微处理器(microprocessor)、数字信号处理器(digital signal processor，DSP)、可程序化控制器、特殊应用集成电路(application specific integrated circuits，ASIC)、可程序化逻辑装置(programmable logic device，PLD)、其他类似装置或这些装置的组合，本发明实施例并不以此为限。

以下对本案实施利的延迟电路的结构进行举例说明。请参照图3，图3是依照本发明一实施例的延迟电路的电路示意图。延迟电路130包括存储器310以及可程序化延迟器320。存储器310例如是由熔丝存储器(fuse memory)等单次可编程(one-timeprogrammable，OTP)存储器所构成，可存储对应于各个区块BLK0～BLKN的延迟时间。其中，熔丝存储器等单次可编程可例如是存储器装置100与其他周边电路集成而形成的电路系统中既有的元件，本发明实施例并不以此为限。

在本案实施例中，使用者可通过电阻电容提取(RC extraction)而预先得知与预估存储器装置100内位线的延迟时间范围，并且可利用所模拟出来的电阻电容延迟模型(RCdelay model)来预估存储器阵列110内每个区块BLK0～BLKN至感测放大器210内的位线的延迟时间。基此，使用者可在对电路的设计进行验证时就将对应于各个区块BLK0～BLKN的延迟时间预先存储于存储器310中。

在一实施例中，在存储器310中所存储的延迟时间可例如为最小延迟时间到最大延迟时间的差値，以减少存储所需的比特数。举例来说，若区块BLK0的延迟时间为3纳秒，区块BLKN的延迟时间为32纳秒，则在存储器310中对应于区块BLK0所存储的值为0，对应于区块BLKN所存储的值为29。

可程序化延迟器320耦接存储器310。当使用者要读取存储器阵列110所存储的数据时，控制器140经由控制信号SL来控制存储器310提供对应于选中区块(相当于存储了所要读取的数据的区块)的延迟时间。举例来说，控制器140中的地址解码器可将数据的地址进行解码，并经由控制信号SL来选择存储器310中对应的延迟时间，以将选中区块的区块信息BI传送至可程序化延迟器320中。可程序化延迟器320可依据来自存储器310的区块信息BI而采用选中区块所对应的延迟时间进行计数，藉此延迟锁存信号LE的输出。

举例来说，可程序化延迟器320包括内部时脉产生器322以及计数器324。内部时脉产生器322可产生内部时脉ICLK。计数器324耦接内部时脉产生器322。计数器324依据内部时脉ICLK及区块信息BI进行计数，以在计数到达对应的延迟时间时输出锁存信号LE。

此外，本案实施例的存储器装置100例如具有测试模式。若使用者想要对延迟时间的范围进行调整(例如从2纳秒至5纳秒的范围扩大至1纳秒至7纳秒的范围)，则可使存储器装置100进入测试模式来直接对计数器324进行设定，使锁存信号LE的延迟时间的范围符合需求。与使用延迟炼的方式相比，本案实施例的存储器装置100在延迟时间的调整上具备较大的弹性。

图4是依照本发明一实施例的存储器装置的读取操作的波形示意图。请一并参照图1～图4，对本案存储器装置100的读取操作进行说明。如图4所示，当要进行读取操作时(即时间点T1)，控制器140会致能感测信号SAE，使感测信号SAE由低逻辑电平变为高逻辑电平。同时，控制器140会经由控制信号SL来控制存储器310提供对应于选中区块的延迟时间，以将选中区块的区块信息BI传送至可程序化延迟器320中的计数器324。

接着，计数器324会开始计数。如图4所示，当选中区块为区块BLK0时，由于区块BLK0与感测放大器210的距离较短，区块BLK0的位线信号BL0会较早达到有效值(即时间点T2)。此时，计数器324所得到的区块信息BI中的延迟时间也会较短。因此，当计数到达对应的延迟时间时(即时间点T3)，计数器324就会输出锁存信号LE0(相当于一个方波)。

相对于此，如图4所示，当选中区块为区块BLKN时，由于区块BLKN与感测放大器210的距离较长，区块BLKN的位线信号BLN会较晚达到有效值(即时间点T4)。此时，计数器324所得到的区块信息BI中的延迟时间也会较长。因此，当计数到达对应的延迟时间时(即时间点T5)，计数器324才会输出锁存信号LEN(相当于一个方波)。

需说明的是，无论所要读取的数据位于哪一个区块，在图4中感测信号SAE的致能时间点(即时间点T1)是固定的。因此，本案的存储器装置100不需要切换感测信号SAE的致能时间点，可避免不必要的信号延迟。

图5是依照本发明一实施例的存储器装置的读取方法的步骤流程图。请参照图5，在本实施例中存储器装置的读取方法包括下列步骤。依据感测信号对存储器阵列的选中区块进行数据的读取(步骤S510)。接着，在将感测信号致能后进行计数，藉此延迟锁存信号的输出(步骤S520)。最后，依据锁存信号输出对应的输出数据(步骤S530)。其中，上述步骤S510、S520及S530的细节可参照图1至图4的实施例，在此则不再赘述。

综上所述，为了让位线信号在感测电路输出数据之前能够达到有效值，本发明的存储器装置可控制计数器依据存储器阵列中的每个区块与感测电路的距离进行对应的计数，以延迟感测电路的输出。即使在测试时发现到延迟范围未涵盖到所有区块至感测电路的延迟时间，只需对计数器进行设定就能调整延迟范围。藉此，可简化调整过程以及降低成本。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。