具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请具体实施方式及相应的附图对本申请技术方案进行清楚、完整地描述。显然，所描述的实施方式仅是本申请一部分实施方式，而不是全部的实施方式。基于本申请中的实施方式，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。

下面详细描述本发明的实施方式，实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。

设备可以以其他方式被定向(旋转90度或其他朝向)，并相应地解释本文使用的与空间相关的描述语。如在本发明中，为方便描述，在封装结构中，基板靠近芯片的一侧为基板正面，远离芯片的一侧为基板反面；基板所处平面的方向为水平方向，基板厚度方向为竖直方向或垂直方向。

如图1至图8所示，本发明一实施例提供了一种集成封装结构，包括主基板2、第一模组11、第二模组12、空腔元件14及大尺寸器件15，所述主基板2包括相对设置的主基板第一表面21与主基板第二表面22，所述第一模组11与所述第二模组12堆叠，堆叠后的所述第一模组11及所述第二模组12与所述空腔元件14、所述大尺寸器件15水平排布于所述主基板第一表面21且分别与所述主基板2电性连接。

具体的，集成封装结构中，主基板2包括主基板第一表面21及相对设置的主基板第二表面22，主基板第一表面21主要用于设置各类封装元件，相对的主基板第一表面21主要用于连接集成封装结构下方的PCB板等器件；在主基板第一表面21上，第一模组11与第二模组12堆叠排布，以形成堆叠模组组合，空腔元件14及大尺寸器件15与这个堆叠模组组合呈水平排布，且空腔元件14及大尺寸器件15与这个堆叠模组组合分别与主基板2电性连接；由此，通过至少一次堆叠，来减少集成封装结构中的两个或多个模组占用面积和空间，同时将高度较高的大尺寸器件15及对应力敏感的空腔元件14与堆叠后的模组组合水平排布，可合理降低集成封装结构内部封装元件组合后的整体高度，使得集成封装结构整体空间更为紧凑、内部结构更加集成化。

可选的，第一模组11与第二模组12堆叠的形式不限，可以是第一模组11设于主基板第一表面21，第二模组12堆叠于第一模组11上方；也可以是第二模组12设于主基板第一表面21，第一模组11堆叠于第二模组12上方。同时，空腔元件14及大尺寸器件15与堆叠模组组合的水平排布形式不限，空腔元件14及大尺寸器件15可以分别水平排布于堆叠模组组合的两侧或同时水平排布于堆叠模组组合的一侧。

可选的，大尺寸器件15可以是大数值电感器件、QFN、LGA或BGA等高度较高的大尺寸封装器件中的一种或多种，具体不限；空腔元件14可以是滤波器等封装器件。

进一步的，所述集成封装结构还包括覆盖所述主基板第一表面21且包封所述第一模组11、所述第二模组12、所述空腔元件14及所述大尺寸器件15的塑封层4，所述塑封层4包括远离所述主基板2的塑封层第一表面41及靠近所述主基板2的塑封层第二表面42，所述塑封层第一表面41开设有朝向所述空腔元件14延伸的开口槽6，至少部分所述开口槽6的位置正对所述空腔元件14。

进一步的，所述开口槽6为倒梯形开口槽6，且所述倒梯形开口槽6沿着所述空腔元件14的中轴线对称分布。

具体的，塑封层4覆盖设于主基板第一表面21，同时将主基板第一表面21的所有封装元件全部包封，包括第一模组11、第二模组12、空腔元件14及大尺寸器件15；塑封层4远离主基板2的上表面为塑封层第一表面41，而贴近主基板2的下表面为塑封层第一表面41。

空腔元件14的空腔一般朝上设置，为了防止热胀冷缩作用下塑封层4对空腔元件14产生较大的应力破坏，在塑封层第一表面41对应空腔元件14的位置处开设有开口槽6，且至少部分开口槽6在空腔元件14的正上方，使得空腔元件14上方的塑封层4被挖空，从而减少热胀冷缩作用下塑封层4对空腔元件14中空腔的应力作用，避免空腔元件14受到不良应力破坏。

本实施例中，开口槽6完全位于空腔元件14的上方，并与空腔位置对应，即开口槽6沿着空腔元件14的中轴线对称分布，由此，可均匀降低空腔元件14受到的应力作用，应力缓解效果最佳；同时开口槽6形状为倒梯形，塑封层4塑封形成后，倒梯形的开口槽6使得脱模工艺快速方便。

可选的，开口槽6形状不限，只要设置成方便脱模操作即可，开口槽6也可以是塑封层4形成之后通过激光开槽形成。或者，开口槽6也可设置为多孔阵列形式。

进一步的，所述开口槽6为位于所述塑封层4凸角的台阶形开口槽6。

具体的，也可在塑封层4的凸角进行切割，以形成台阶形状的开口槽6；其中，台阶形开口槽6的台阶面高度不限，台阶形开口槽6可位于空腔元件14的上方，使得台阶面高度高于空腔元件14中一次封装表面的高度；也可将台阶形开口槽6以避让的形式设于空腔元件14的外侧，使得台阶面的高度低于空腔元件14中一次封装表面的高度。

进一步的，所述集成封装结构还包括第一屏蔽层81与第二屏蔽层82，所述第一屏蔽层81覆盖所述第一模组11，所述第二屏蔽层82覆盖所述第一模组11、所述第二模组12、所述空腔元件14、所述大尺寸器件15以及所述主基板2；所述第一屏蔽层81与所述第二屏蔽层82的材料不同，或所述第一屏蔽层81与所述第二屏蔽层82的结构不同，或所述第一屏蔽层81与所述第二屏蔽层82的材料和结构均不同。

进一步的，所述集成封装结构还包括中空的转接板16，所述转接板16堆叠于所述第一模组11与所述主基板2两者之间且将所述第一模组11与所述主基板2电性连接，所述第二模组12位于所述转接板16的中空部分。

具体的，第一模组11的外围设有第一屏蔽层81，第一屏蔽层81覆盖第一模组11以防止其受到干扰；集成封装结构整体的外围设有第二屏蔽层82，第二屏蔽层82覆盖主基板2上的所有封装元件。同时，第二屏蔽层82与主基板2的接地端电性连接，以实现对主基板2上的封装器件的电磁屏蔽与保护作用。按照具体的多种频率应用，屏蔽层的结构不限，可以是单层金属、多层金属层、导电胶或者金属罩子等；两个屏蔽层的材料也不限，可以是铝、铜、铬、锡、金、银、镍或不锈钢的一种或多种组合。第一屏蔽层81与第二屏蔽层82两者的结构类型与材料类型不限，可以是两者材料不同，可以是两者结构不同，或者两者的材料和结构均不同，以达到最佳的EMI屏蔽效果和最佳成本。

如图6所示，集成封装结构还包括转接板16，转接板16为中空结构；第一模组11与转接板16堆叠于主基板2上，第二模组12设于转接板16的中空部分的位置，即在主基板第一表面21上，转接板16嵌套第二模组12，且第一模组11堆叠于这个嵌套结构上；同时，转接板16设有导电结构，可将第一模组11与主基板2两者电性连接。

由此，中空结构的转接板16不仅可以嵌套第二模组12、支撑第一模组11，还可以将第一模组11与主基板2电性连接，整体排布于主基板第一表面21，使得封装结构集成紧凑、电气功能完整。

可选的，转接板16形式不限，可以是框形转接板、U型转接板或I型转接板；当转接板16为I型转接板时，数量不限，可以是两个或多个。

进一步的，所述转接16板的一端与所述第一屏蔽层81电性连接而另一端与所述主基板2的接地端电性连接。

具体的，转接板16还可以成为EMI屏蔽保护功能结构中的组成部分；当转接板16与第一模组11堆叠且将第一模组11与主基板2电性连接时，转接板16可与第一屏蔽层81电性连接，同时转接板16与主基板2上的接地端电性连接；由此，第一屏蔽层81可与主基板2上的接地端电性连接，从而第一屏蔽层81可有效地对第一模组11进行EMI电磁屏蔽，以实现保护功能。

进一步的，所述转接板16为有机基板类转接板或包封类转接板或堆叠重布线的异质叠层类转接板。

具体的，转接板16的类型不限，可以是上述三种类型中的一种。其中，包封类转接板采用的包封材料可以是环氧树脂或酚醛树脂基等含填料的复合材料。

可选的，转接板16的数量为两个或多个时，其类型可以是上述三种类型中的一种或多种或多种的组合。

可选的，转接板中的三维转接结构可以依据实际情况设计，可为工型或T型；转接板可以设计为仅有电学转接布线,也可以内埋器件。

进一步的，所述集成封装结构还包括设于所述主基板第二表面22的第三模组13，至少部分所述第三模组13的位置正对所述第二模组12。

进一步的，所述第二模组12为SOC芯片，所述第三模组13为存储模组，所述集成封装结构还包括覆盖所述SOC芯片的第三屏蔽层83及覆盖所述存储模组的第四屏蔽层84。

如图7至图8所示，主基板第二表面22还设置有第三模组13，第三模组13的位置与第二模组12位置至少部分对应，由此，多个封装芯片可排布于主基板2的两侧，不仅仅限于一侧，集成封装结构的面积和尺寸可进一步缩小。

本发明实施例中，第二模组12与第三模组13分别为SOC芯片12与存储模组13。其中，堆叠于主基板第一表面21的SOC芯片上还覆盖有第三屏蔽层83，设于主基板第二表面22的存储模组上还覆盖有第四屏蔽层84。

为满足集成封装结构多频率、多带宽的应用，第一模组、主模组、SOC芯片与存储模组上覆盖的第一屏蔽层81、第二屏蔽层82、第三屏蔽层83与第四屏蔽层84的材料和结构不限，可根据多频率的应用及实际情况进行具体选择，以采用相同或不同的材料或结构或各种组合形式，来达到集成封装结构整体的最佳EMI效果和成本。

此外，SOC芯片12与存储模组13的排布位置也可以根据两者自身尺寸、集成封装结构内部的实际空间大小、具体工艺以及成本最佳等因素进行对调调整。同样的，第一模组11与存储模组13的排布位置也可以根据两者自身尺寸、集成封装结构内部的实际空间大小、具体工艺以及成本最佳等因素进行对调调整。

可选的，主基板第二表面22还可设有用于连接下方PCB板的连接部9，连接部9可以是锡球9A或转接板9B，以将主基板2与PCB板电性连接；连接部9可以水平排布于第三模组13的两侧，以支撑主基板2及主基板2上方的所有封装元件。同时，主基板第二表面22还可设置主基板第二表面塑封层，且这个塑封层至少可包封第三模组13的所有侧面以及连接部9的所有侧面。

进一步的，所述主基板2为有机基板，或者为采用贴膜或涂胶的晶圆与板级堆叠重布线的同质或异质叠层。

具体的，主基板2的类型不限，可以是有机基板，有机基板由多层铜层和树脂压合而成，然后通过钻孔、化学镀铜、电镀铜、蚀刻等加工可得到所需的电路图形；主基板2也可以是同质或异质叠层，同质或异质叠层由同质或异质的有机介电材料和金属线路构成，可一层层地重布线线路来实现电路图形。

为方便理解，以下对示例进行具体描述：

实施例1

如图1至图6所示，本实施例中的集成封装结构中，主基板2包括主基板第一表面21及相对设置的主基板第二表面22。

框形的转接板16嵌套第二模组12后与第一模组11堆叠排布，空腔元件14及大尺寸器件15水平排布于堆叠后的第一模组11与第二模组12两侧。

第一屏蔽层81覆盖第一模组11，第二屏蔽层82覆盖主基板2及主基板2上的所有封装元件；同时第二屏蔽层82与主基板2的接地端电性连接，第一屏蔽层81通过转接板16也与主基板2上的接地端电性连接。

塑封层4覆盖主基板第一表面21且包封主基板第一表面21上的所有封装元件。塑封层第一表面41形成有至少部分位置正对空腔元件14的开口槽6。

其中，大尺寸器件15为大数值电感器件，空腔元件14为滤波器元件，第二模组12为SOC芯片，第一模组11内设有两个或多个封装元件。

实施例2

如图7所示，本实施例中的集成封装结构与实施例1不同的是，开口槽6为台阶形开口槽，且台阶形开口槽6位于塑封层4的两个凸角，即两个台阶形开口槽6可由塑封层4的两个凸角切割形成。

其中，空腔元件14的上表面为一次封装表面，靠近空腔元件14设置的台阶形开口槽6位于一次封装表面的上方，台阶面的高度高于空腔元件14上表面的高度，以减少空腔元件14中一次封装表面上方的塑封料，降低塑封层在热胀冷缩作用力下对空腔元件14的应力影响。

此外，靠近大尺寸器件15位置也设置有台阶形开口槽6，台阶形开口槽6位于大尺寸器件15的外侧，且台阶面的高度低于大尺寸器件15上表面的高度，从而减少大尺寸器件15外侧的塑封料，降低应力作用的影响。

实施例3

如图8至图9所示，本实施例中的集成封装结构与实施例1不同的是，主基板第二表面22还设置有与第二模组12位置至少部分位置对应的第三模组13，第三模组13的两侧水平排布有用于连接下方PCB板的连接部9。同时，塑封层第一表面41未设开口槽6。

其中，连接部9为锡球9A，第三模组13为存储芯片。

同时，主基板第二表面22还可设置主基板第二表面塑封层(图中未示出)，且这个塑封层至少可包封第三模组13的所有侧面以及连接部9的所有侧面。

实施例4

如图10所示，本实施例中的集成封装结构与实施例3不同的是，连接部9为转接板9B。

综上，本发明提供的集成封装结构中，主基板2包括主基板第一表面21及相对设置的主基板第二表面22，将第一模组11与第二模组12堆叠后再与空腔元件14及大尺寸器件15水平排布于主基板第一表面21，由此，通过合理的堆叠与水平排布，可使得集成封装结构整体空间更为紧凑、内部结构更加集成化。

应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。