一种应用于hevc的自适应矩阵乘法电路
阅读说明：本技术 一种应用于hevc的自适应矩阵乘法电路 (Adaptive matrix multiplication circuit applied to HEVC (high efficiency video coding) ) 是由 江宇恒 陈佳嘉 于 2020-12-07 设计创作，主要内容包括：本发明为一种应用于高效视频编码(HEVC)的自适应矩阵乘法电路。这种电路在可重构乘法器的基础上增加了方差模块,并使用此模块根据输入矩阵自适应的调整变换矩阵,达到在不降低视频压缩质量的同时降低硬件消耗的目的。(The invention relates to an adaptive matrix multiplication circuit applied to High Efficiency Video Coding (HEVC). The circuit is additionally provided with a variance module on the basis of a reconfigurable multiplier, and the variance module is used for adaptively adjusting a transformation matrix according to an input matrix, so that the aim of reducing hardware consumption while not reducing video compression quality is achieved.)
技术领域
本发明涉及到高效视频编码(High Efficient Video Coding，HEVC)中变换部分所使用的变换矩阵乘法的硬件实现，且是一种较原方法而言不损失压缩质量的同时保证低消耗的硬件实现。
背景技术
自视频被发明以来，其就成为了传播信息的有效手段之一。而如今随着网速越来越快，我们对视频的一些性能如清晰度、帧率要求也越来越高。在此基础上，衍生出了一个新的研究方向，即视频编码。由于视频信号在数字化之后所占用的数据带宽非常高(20MB/s以上)，如果不进行视频编码，计算机很难对其进行后续的处理和存储。现如今，HEVC的应用已经相当的广泛，我们平时观看视频时所切换的720P、1080P甚至4K，都是这一技术的不断完善带来的成果。尤其是4K，近年来正逐步的成为行业内的“硬实力”。同时在现在5G的发展下，可以预见，4K的超清视频在未来几年内将会成为主流。
HEVC分为编码与解码端，在编码端主要包括帧内(帧间)预测、变换、量化、熵编码等步骤，如图2所示。其中变换部分是将输入的残差矩阵与变换矩阵相乘得到新的系数矩阵，这一步如果不加以处理，会使得硬件成本大大增加。因此，我们设计了一种硬件实现方法，在保证视频质量不受到影响的情况下，能够减少硬件成本。
近些年对HEVC的变换过程进行优化的方法也有不少，如《Recursive IntegerCosine Transform for HEVC and Future Video Coding Standard》一文中就是使用离散余弦变换的自递归性，从低阶矩阵推导出高阶矩阵，从而使得到高阶矩阵的消耗大大降低；《Efficient Integer DCT Architectures for HEVC》一文则是利用变换矩阵的对称性来调整硬件结构，最终使矩阵相乘所需要的乘法和加法次数大大减少。
发明内容
发明目的：本发明为一种应用于HEVC的自适应矩阵乘法电路。这种电路在可重构乘法器的基础上增加了方差模块，并使用此模块根据输入矩阵自适应的调整变换矩阵，达到在不降低视频压缩质量的同时降低硬件消耗的目的。
技术方案：为了达成上述目的，本发明选用了输入矩阵本身的数字特征来作为电路控制信号的一部分，具体为：
一种应用于HEVC的自适应矩阵乘法电路，包括：一组可重构乘法器、数字特征模块、控制模块、复用器，其中：
(1)输入矩阵送入数字特征模块，数字特征模块计算输入矩阵的方差，并与所设阈值比较大小，根据比较结果输出高电平或低电平；
(2)数字特征模块的输出送到复用器的控制端，由该信号作为控制信号来决定复用器的输出；
(3)复用器的输入交由控制模块，控制模块发出两组控制信号con.bit.0、con.bit.1，分别代表选用不同的变换矩阵；
(4)可重构乘法器对输入矩阵与控制器所选择的变换矩阵进行后续操作。
优选的，所述数字特征为方差。
优选的，选用不同的变换矩阵的方法包括如下步骤：
(1)《Hardware Efficient Integer Discrete Cosine Transform forEfficient Image/Video Compression》一文中，将变换矩阵d的性质量化为一个具体的值η(d)，同时该矩阵对应的硬件消耗也量化为一个值FA_total(d)；然后将这两个值取加权平均，得到最终用以评价当前变换矩阵的参数p(d)，以此来实现硬件消耗和视频质量的平衡；
(2)本发明对上述两个参数η(d)和FA_total(d)的加权因子分别取不同的值，从而得到两组不同的变换矩阵。
优选的，η(d)加权因子为0.8，FA_total(d)加权因子为0.2时得到保证视频压缩质量不降低的变换矩阵；η(d)加权因子为0.2，FA_total(d)加权因子为0.8时得到可有效降低硬件消耗的变换矩阵。
有益效果：与现有方案相比，本发明具有以下优势：
1.在保证视频压缩质量不降低的同时降低硬件的消耗。
2.提供了一种新的思路，即：将输入矩阵自身的性质考虑进来，并且由它自身的性质作为参考来决定变换矩阵的选用；也可以将输入矩阵的性质与HEVC其他过程结合起来考虑。
本发明的创新点可总结如下：
对可重构乘法器加以改进，在原来的基础上增加了方差模块，并使用此模块与原控制模块共同构成总的控制模块。最终达到在不降低视频压缩质量的同时降低硬件消耗的目的。
附图说明
图1为上文所述的一种应用于HEVC的自适应矩阵乘法电路。
图2为HEVC正向变换的流程图。
具体实施方式
对于输入矩阵而言，可以通过它的方差来估计其进行离散余弦变换后的频率分布：在方差较小甚至为0时，变换后低频分量较多(方差为0代表仅含有直流分量)；相对的，若方差较大，则说明变换后的结果中高频分量较多。在变换之后的量化过程中，若只有直流或低频分量，就仅需进行移位操作；如果高频分量多，就需要使用量化矩阵与上一步得到的系数矩阵相乘，这一过程毫无疑问更加复杂。
因此，对于方差较大的矩阵，更加需要关注后续量化过程的简化，根据《CoreTransform Design in the High Efficient Video Coding(HEVC)Standard》所述：变换矩阵所具有的范数统一性能够简化后续的量化过程，所以本发明根据《Hardware EfficientInteger Discrete Cosine Transform for Efficient Image/Video Compression》中选择变换矩阵的方法，通过对加权因子(β1，β2)赋两组不同的值，选出两组变换矩阵的元素。
其中选出的第一组元素使得变换矩阵具有良好的范数统一性，这样的矩阵可以使变换后的量化过程得到简化，同时保证视频的压缩质量；另外一组元素则在硬件实现上占优，使用第二组矩阵可以有效的降低硬件消耗。把这两组变换矩阵的值通过可重构乘法器实现，然后与前文中其余的模块共同构成了本次发明的自适应矩阵乘法电路。
在整个流程中：将选定的两组变换矩阵定义为d0、d1，当原始信号与预测信号做差得到残差信号后，求出方差并根据需要自适应的决定选用的矩阵。如：求出方差大于所设阈值，说明当前输入的信号范数统一性较差，此时需要优先保证视频压缩质量，因此选用d0；若求出方差小于所设阈值，则说明当前输入的信号范数统一性较好，可以不用关注压缩质量，因此选用d1来降低硬件消耗。这样从整个视频的变换过程来看，既保证了视频的压缩质量，又降低了硬件成本。
下面结合附图进行进一步的说明：
图1为本发明所述的一种应用于HEVC的自适应矩阵乘法电路。包括：一组可重构乘法器、一个方差模块、一个控制模块以及一个复用器。其中：
(1)输入矩阵送入方差模块，求出方差后在方差模块内进行判断：若结果大于阈值则输出高电平，若小于阈值则输出低电平；
(2)方差模块的输出送到复用器的控制端，由该信号作为控制信号来决定复用器的输出；
(3)复用器的输入则交由控制模块，控制模块发出两组控制信号con.bit.0、con.bit.1，分别代表选用不同的变换矩阵；
(4)输入矩阵送入可重构乘法器与控制器所选择的矩阵元素进行后续的相乘累加等操作。
通过以上步骤，实现了让输入矩阵的性质来决定当前输入所适合的矩阵，以此达到不降低视频压缩质量的同时降低硬件成本的目的。
分别使用本发明和HEVC中的原始方法在HM中运行，得到最终的PSNR如表1所示。
表1本发明与HM16.14对比结果
Y-PSRN
U-PSNR
V-PSNR
YUV-PSNR
原始方法
32.1973
36.4743
37.6552
33.1302
改进后的方法
32.1888
36.4987
37.6880
33.1274
改善程度
-0.02640％
0.06690％
0.08711％
-0.00845％
由表1可知，本发明不会降低PSNR，即本发明可以保证视频的压缩性能。
然后在FPGA上仿真并得到参数area、power和delay。本次FPGA硬件仿真实验所用软件为ISE Design Suite 14.7以及Vivado 2017，所选设备型号为Virtex系列的xc7vx980t。
各阶参数见表2、3。
由表2及表3可知，在低阶时，本发明稍显劣势，仅在delay上有优势；但到了高阶的情况则不一样，area、power、delay三方面完全优于HEVC中的原始方法。
表2 4阶与8阶实验结果
表3 16阶与32阶实验结果
因此，可以说这一改进是完全有效的，它在保证了视频质量的情况下，对硬件进行了优化，显著减少了硬件消耗，而这一优势在高阶时更加突出。
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