具体实施方式

参考附图，对本发明的各种实施例进行更详细的描述。附图是各种实施例(和中间结构)的示意图。如此，要预期到由于例如制造技术和/或公差而产生图示的配置和形状的变化。因此，所描述的实施例不应被解释为限于本文中所说明的特定配置和形状，而是可以包括在不脱离所附权利要求书所限定的本发明的精神和范围的配置和形状上的偏差。

本文中参考本发明的理想实施例的横截面图和/或平面图对本发明进行描述。然而，本发明的实施例不应被解释为限制发明构思。尽管将对本发明的一些实施例进行示出和描述，但是本领域普通技术人员应当领会，可以在不脱离本发明的原理和精神的情况下，对这些实施例进行改变。

应当理解，尽管本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于区分一个元件和另一元件。因此，在不背离本公开的教导的情况下，一些实施例中的第一元件可以在其他实施例中被称为第二元件。

进一步地，应当理解，当元件被称为“连接”或“耦合”到另一元件时，其可以直接连接或耦合到另一元件，或者可以存在中间元件。相比之下，当一个元件被称为“直接连接”或“直接耦合”到另一元件时，则不存在中间元件。

图1是图示了根据示例实施例的数据存储设备的视图。

参考图1，数据存储设备10可以包括控制器110和存储装置120。

控制器110可以被配置为基于来自主机设备的请求来控制存储装置120。例如，控制器110可以基于来自主机设备的写入请求来控制存储装置120以对存储装置120中的数据进行编程。控制器110可以基于来自主机设备的读取请求而向主机设备提供存储装置120中的数据。控制器110可以包括地址错误管理部件20。

存储装置120可以被配置为基于控制器110的请求来存储和/或输出数据。存储装置120可以包括易失性存储器设备或非易失性存储器设备。例如，存储装置120可以使用存储器设备来配置。例如，存储器设备可以是电可擦可编程ROM(EEPROM)、NAND闪存、NOR闪存、相变RAM(PRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)、自旋转移力矩磁性RAM(STT-MRAM)等。存储装置120可以包括多个管芯Die 0至Die n、多个芯片、多个封装等。进一步地，存储装置120可以被操作为单级单元，其被配置为在一个存储器单元中存储一个数据位；或被操作为多级单元，其被配置为在一个存储器单元中存储多个数据位。

在示例实施例中，存储装置120可以包括单元阵列121和错误校验电路123。单元阵列121可以包括多个非易失性存储器单元。

单元阵列121可以包括多个存储器单元，其连接在多条字线与多条位线之间。

控制器110可以将诸如编程命令、擦除命令、读取命令等之类的命令CMD传输到存储装置120。存储装置120可以处理与从控制器110接收的命令相对应的操作。控制器110可以在传输命令之后请求状态信息(Status Req)。在示例实施例中，状态信息请求(StatusReq)可以使用状态读取命令来传输。存储装置120可以响应于状态信息请求(Status Req)而传输状态信息(Status)，使得控制器110可以标识命令CMD是否被正常执行。

在示例实施例中，控制器110可以生成相对于存储器单元的地址的第一校验器以当传输命令时执行与该命令相对应的操作。控制器110可以在地址中包括第一校验器。然后，控制器110可以将地址与校验器一起传输到存储装置120。

存储装置120的错误校验电路123可以被配置为从通过命令接收的地址生成第二校验器。错误校验电路123可以以与生成第一校验器基本相同的方式生成第二校验器。

错误校验电路123可以标识由错误校验电路123生成的第二校验器是否等于从控制器110传输的第一校验器。错误校验电路123可以将所标识的结果包括在状态信息(Status)中。然后，错误校验电路123可以将状态信息(Status)与所标识的结果一起传输到控制器110。在示例实施例中，状态信息(Status)可以作为多个位来传输。多个位中的特定位位置可以分配给错误校验位。

当第二校验器不同于第一校验器时，存储装置120可以识别出地址错误的产生。存储装置120可以停止相对于相应地址的命令处理。存储装置120可以将包括地址校验位的预先确定的逻辑电平的状态信息(Status)传输到控制器110。

控制器110可以基于从存储装置120接收的状态信息(Status)来标识在与命令一起传输的地址处是否生成了地址错误。当地址错误被生成时，控制器110可以被配置为将先前地址改变为新地址以执行命令。控制器110可以控制存储装置120访问改变后的新地址并且处理命令。

在示例实施例中，在传输状态信息(Status)之后，存储装置120可以将包括错误的接收的地址传输到控制器110。控制器110可以存储传输到存储装置120的先前地址以及由于从存储装置120提供的错误而改变的地址作为调试信息。

因此，当将命令传输到存储装置120时，控制器110可以将包括第一校验器的地址传输到存储装置120。存储装置120可以基于从控制器110接收的地址来标识是否正常接收到该地址，第一校验器和第二校验器由存储装置120生成。

因为错误校验结果与存储装置120的状态信息(Status)一起可以传输到控制器110，所以控制器110可以重新指定地址，并且当发生地址错误时，可以再次请求处理该命令。

进一步地，因为存储装置120可以向控制器110提供由错误生成改变的地址，所以控制器110可以存储初始访问请求的地址和改变后的地址作为调试信息。因此，可以通过来自诸如测试设备之类的外部设备的调试信息来标识存储装置120中的输入/输出路径的错误。

图2是图示了根据示例实施例的存储器控制器的视图。

参考图2，控制器110可以包括处理器111、主机接口113、ROM1151、RAM 1153、存储器接口117、以及地址错误管理部件20。

处理器111可以向主机接口113、RAM 1153和存储器接口117提供相对于存储装置120执行数据的读取操作或写入操作所需的各种控制信息。在示例实施例中，可以基于为数据存储设备10的各种操作而提供的固件来操作处理器111。处理器111可以执行闪存转换层(FTL)的功能，该功能包括用于管理存储装置120的各种功能；以及检测和校正从存储装置120读取的错误的功能。

FTL可以具有提供垃圾收集、地址映射、损耗均衡等的功能，用于管理存储装置120中的存储器块中的每个存储器块的特性的功能。

主机接口113可以根据处理器111的控制从主机设备接收命令和时钟信号。主机接口113可以通过控制数据的输入/输出的通信通道而被连接到主机设备。

特别地，主机接口113可以在主机设备和数据存储设备10之间提供物理连接。主机接口113可以与数据存储设备10接口，该数据存储设备10与主机设备的总线格式相对应。主机设备的总线格式可以包括标准接口协议中的至少一种，诸如安全数字、通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、个人计算机国际存储卡协会(PCMCIA)、并行高级技术附件(PATA)、串行高级技术附件(SATA)、小型部件互连(PCI)、PCI Express(PCI-E)、通用闪存(UFS)等。

ROM 1151可以存储操作控制器110所需的程序代码，诸如固件或软件。ROM 1151还可以存储该程序代码所使用的代码数据。

RAM 1153可以存储操作控制器110所需的数据和由控制器110生成的数据。

存储器接口117可以提供通信通道，通过该通信通道，信号可以在控制器110和存储装置120之间传输。存储器接口117可以根据对存储器的控制将临时存储在缓冲器存储器中的数据传输到存储装置120。存储器可以将从存储装置120读取的数据传输到缓冲器存储器以临时存储数据。

地址错误管理部件20可以响应于主机设备的命令处理请求而提取与主机设备访问请求的逻辑地址相对应的存储装置120的物理地址。地址错误管理部件20可以从提取的物理地址生成第一校验器。地址错误管理部件20可以使用地址中的第一校验器来处理命令。然后，地址错误管理部件20可以将地址与第一校验器一起传输到存储装置120。

地址错误管理部件20可以标识从存储装置120接收的状态信息(Status)。当地址错误被生成时，地址错误管理部件20可以将主机设备访问请求的逻辑地址重新映射到物理地址上。地址错误管理部件20可以传输命令以访问重新映射的物理地址。本文中，地址错误管理部件20可以相对于重新映射的物理地址生成第一校验器。第一校验器可以与地址一起传输。

由地址错误改变的地址可以被传输到控制器110，使得地址错误管理部件20可以将初始访问请求的地址和改变后的地址存储为地址错误信息。

图3是图示了根据示例实施例的地址错误管理部件的视图。

参考图3，地址错误管理部件20可以包括校验器发生器210、错误确定器220、以及错误记录器230。

校验器发生器210可以提取与访问请求的逻辑地址相对应的物理地址以处理命令。然后，校验器发生器210可以生成相对于提取的物理地址的第一校验器。

在示例实施例中，物理地址可以在多个周期中通过输入/输出焊盘在控制器110与存储装置120之间传输。物理地址可以在周期中的每个周期内以多个位传输。校验器发生器210可以在周期中的每个周期内对相同位位置中的地址位执行XOR运算以生成奇数或偶数奇偶校验位。校验器发生器210可以将奇偶校验位用作第一校验器。然而，本发明不限于此。

错误确定器220可以基于从存储装置120传输的状态信息(Status)来确定是否生成了地址错误。在示例实施例中，状态信息(Status)可以作为多个位传输。多个位的特定位位置可以分配给地址错误校验位。当状态信息(Status)的地址错误校验位具有特定逻辑电平时，错误确定器220可以生成地址错误。

当基于错误确定器220的确定来生成地址错误时，错误记录器230可以存储初始访问请求的地址以处理从存储装置120传输的命令和地址，作为地址错误信息。例如，地址错误信息可以存储在RAM1153中。然而，本发明不限于此。例如，地址错误信息可以存储在地址错误管理部件20的附加存储空间中。

图4是图示了根据示例实施例的数据存储设备中的非易失性存储器设备的视图。

参考图4，非易失性存储器设备300可以包括存储器单元阵列310、行解码器320、数据读取/写入块330、列解码器340、电压发生器350、以及控制逻辑360。

存储器单元阵列310可以包括位于字线WL1～WLm和位线BL1～BLn相交的位置处的存储器单元MC。

存储器单元阵列310可以包括二维存储器单元阵列或三维存储器单元阵列。三维存储器单元阵列可以具有在基本垂直于半导体衬底的平坦表面的方向上堆叠的结构，该半导体衬底包括NAND串，其中至少一个存储器单元可以垂直位于另一存储器单元上方。可替代地，三维存储器单元阵列的结构可以具有带有高度集成度的水平方向性。

行解码器320可以通过字线WL1～WLm连接到存储器单元阵列310。行解码器320可以基于控制逻辑360的输出来操作。行解码器320可以解码从外部设备提供的地址。行解码器320可以基于解码结果来选择并且驱动字线WL1～WLm。例如，行解码器320可以向字线WL1～WLm提供从电压发生器350供应的字线电压。

数据读取/写入块330可以通过位线BL1～BLn连接到存储器单元阵列310。数据读取/写入块330可以包括分别对应于位线BL1-BLn的读取/写入电路RW1～RWn。数据读取/写入块330可以基于控制逻辑360的输出来操作。数据读取/写入块330可以基于操作模式来操作为写入驱动器或感测放大器。例如，数据读取/写入块330可以用作写入驱动器，其被配置为以写入模式将从外部设备提供的数据存储在存储器单元阵列310中。进一步地，数据读取/写入块330可以用作感测放大器，其被配置为以读取模式从存储器单元阵列310读取数据。

列解码器340可以基于控制逻辑360的输出来操作。列解码器340可以解码从外部设备提供的地址。列解码器340可以基于解码结果来分别将与位线BL1～BLn相对应的数据读取/写入块330的读取/写入电路RW1～RWn连接到数据输入/输出线或数据输入/输出缓冲器。

电压发生器350可以生成用于非易失性存储器设备300的背景操作的电压。由电压发生器350生成的电压可以施加到存储器单元阵列310的存储器单元。例如，在编程操作中生成的编程电压可以施加到存储器单元的字线以执行编程操作。进一步地，在擦除操作中生成的擦除电压可以施加到存储器单元的阱区域以执行擦除操作。在读取操作中生成的读取电压可以施加到存储器单元的字线以执行读取操作。

控制逻辑360可以基于来自外部设备的控制信号来控制非易失性存储器设备300的所有操作。例如，控制逻辑360可以控制非易失性存储器设备300的读取操作、写入操作和擦除操作。

控制逻辑360可以包括错误校验电路361。

错误校验电路361可以从控制器110接收用于处理命令的地址。错误校验电路361可以基于所传输的地址来生成第二校验器。从控制器110传输的地址可以包括第一校验器。错误校验电路361可以将第二校验器与地址中的第一校验器进行比较以生成地址错误校验信息。当第二校验器不同于第一校验器时，即，地址错误可能生成，错误校验电路361可以将地址错误通知给控制逻辑360以停止对命令的处理。错误校验电路361可以将状态信息(Status)的地址错误校验位设置为特定逻辑电平。然后，错误校验电路361可以将地址错误校验位传输到控制器110。在示例实施例中，当生成地址错误时，错误校验电路361可以将接收的地址(即，由错误改变的地址)传输到控制器110。例如，可以通过位翻转来生成地址错误。然而，本发明不限于此。

图5是图示了根据示例实施例的操作数据存储设备的方法的流程图。

参考图5，当主机设备向数据存储设备10的控制器110请求命令处理REQ时，在步骤S101中，控制器110可以将通过主机设备请求命令处理的逻辑地址映射在存储装置120的物理地址上。

在步骤S103中，控制器110可以基于映射的物理地址来生成第一校验器。在示例实施例中，物理地址可以在多个周期内传输多个位。控制器110可以基于该周期来对相同位位置中的地址位执行异或运算，以生成奇数或偶数奇偶校验位。控制器110可以将奇偶校验位用作第一校验器，而不限于上述方式。第一校验器可能包括在物理地址中。

在步骤S105中，控制器110可以将包括第一校验器的地址传输到存储装置120，以请求命令处理。

在步骤S107中，存储装置120可以响应于从控制器110接收的命令和地址而生成第二校验器。第二校验器可以以与第一校验器基本相同的方式来生成。可以生成第二校验器和第一校验器之间的比较结果作为错误校验位。

当控制器110向存储装置120请求状态信息时，存储装置120可以将包括错误校验位的状态信息(Status)传输到控制器110。

在步骤S109中，控制器110可以基于状态信息(Status)的错误校验位来标识是否生成了地址错误。

当地址错误没有被生成时，控制器110可以针对随后操作待机。相比之下，当地址错误被生成时，在步骤S111中，控制器110可以重新映射新物理地址以将命令传输到存储装置120。

当地址错误被生成时，在步骤S113中，存储装置120可以将基于地址错误而改变的地址传输到控制器110。控制器110可以将初始地址和改变后的地址存储为错误日志。错误日志可以输出到外部设备，诸如测试设备。

图6和图7是图示了根据示例实施例的存储装置的内部操作的视图。

图6图示了编程操作。参考图6，在编程操作期间从控制器110向存储装置120发布第一编程命令80h之后，可以顺序输入地址Add和数据Din。地址Add可以包括行地址和列地址。当输入第二编程命令10h以执行编程操作时，就绪/忙碌信号可以在低电平下传输。在页面缓冲器中锁存的数据可以在忙碌时段tPROG期间写入存储器单元，在该忙碌时段tPROG中，编程操作可以在存储装置120中执行。当就绪/忙碌信号在完成编程操作的忙碌时段之后变化为高电平时，控制器110可以传输状态读取命令70h。存储装置120可以响应于状态读取命令70h而将状态信息(Status)传输到控制器110，以标识编程操作是否被正常执行。

第一校验器可以与地址Add一起被传输到存储装置120。存储装置120可以从地址Add生成第二校验器。存储装置120可以将第二校验器与第一校验器进行比较。

存储装置120可以通过将状态读取命令从控制器110传输到存储装置120来将状态信息(Status)以及第一校验器和第二校验器之间的比较结果传输到控制器110。

如上所述，控制器110可以标识状态信息中的错误校验位。当生成地址错误时，控制器110可以重新映射物理地址以再次请求命令处理。进一步地，控制器110可以通过传输由错误生成改变的地址来将初始访问请求的地址和改变后的地址存储为错误日志。

图7图示了擦除操作。参考图7，在擦除操作中从控制器110向存储装置120发布擦除编程命令60h之后，可以顺序输入地址Add和数据Din。因为擦除操作可以通过块单元执行，所以地址Add可以包括行地址。可以输入第二擦除命令D0h以执行擦除操作。就绪/忙碌信号可能会变化为低电平。可以在忙碌时段tBERS期间擦除在存储器单元中写入的数据，在该忙碌时段tBERS中，可以在存储装置120中执行擦除操作。在完成擦除操作之后，就绪/忙碌信号可以变化为高电平。然后，控制器110可以传输状态读取命令70h。存储装置120可以响应于状态读取命令70h而将状态信息Status传输到控制器110，以标识擦除操作是否被正常执行。

第一校验器可以与地址Add一起被传输到存储装置120。存储装置120可以基于地址Add来生成第二校验器。存储装置120可以将第二校验器与第一校验器进行比较。存储装置120可以将状态信息(Status)以及第一校验器和第二校验器之间的比较结果传输到控制器110。

如上所述，控制器110可以标识状态信息中的错误校验位。当地址错误被生成时，控制器110可以重新映射新物理地址以再次请求命令处理。进一步地，控制器110可以将初始访问请求的地址和改变后的地址存储为错误日志。

图8是图示了根据示例实施例的寻址概念的视图。

地址可以在多个周期内通过输入/输出焊盘IO[0:7]被传输。

参考图8，物理地址可以包括列地址A[13:0]和行地址A[39:14]。行地址可以包括字线地址A[23:14]、平面地址A[25:24]、块地址A[36:26]、以及逻辑存储区域(LUN)地址A[39:37]。

在图8中，可以在六个周期内(不限于特定周期内)输出物理地址。在一个周期内传输的物理地址信号可能大约为8位。可以基于存储装置120的大小来改变用于对存储装置120进行寻址的地址周期的数目以及在一个周期内传输的地址位的数目。

地址信号的未使用位可以与奇偶校验信息(即，第一校验器)一起传输。第一校验器可以是一位信号，不限于在特定位内。

当程序暂停后恢复操作时，由于位翻转而可能生成地址错误。当仅在地址的一个位处生成位翻转时，可以访问不期望位置的地址，从而数据存储设备的可靠性可能会低。

根据示例实施例，控制器1120可以将地址与用于校验地址错误的第一校验器一起传输到存储装置120。存储装置120可以从接收的地址生成第二校验器以生成地址错误校验位。存储装置120可以响应于命令处理之后的状态信息读取请求而传输包括错误校验位的状态信息。当地址错误被生成时，控制器110可以重新映射物理地址以再次请求命令处理。控制器110可以记录调试中使用的地址错误信息。

图9是图示了根据实施例的数据存储系统1000的图。

参考图9，数据存储器1000可以包括主机设备1100和数据存储设备1200。在一个实施例中，数据存储设备1200可以被配置为固态驱动器(SSD)。

数据存储设备1200可以包括控制器1210、多个非易失性存储器设备1220-0至1220-n、缓冲器存储器设备1230、电源1240、信号连接器1101、以及电源连接器1103。

控制器1210可以控制数据存储设备1200的一般操作。控制器1210可以包括主机接口单元、控制单元、用作工作存储器的随机存取存储器、纠错码(ECC)单元、以及存储器接口单元。在一个实施例中，控制器1210可以被配置为控制器110，如图1和图2所示。

主机设备1100可以通过信号连接器1101与数据存储设备1200交换信号。该信号可以包括命令、地址、数据等。

控制器1210可以分析和处理从主机设备1100接收的信号。控制器1210可以基于固件或软件来控制内部功能块的操作以驱动数据存储设备1200。

缓冲器存储器设备1230可以临时存储要存储在非易失性存储器设备1220-0至1220-n中的至少一个非易失性存储器设备中的数据。进一步地，缓冲器存储器设备1230可以临时存储从非易失性存储器设备1220-0至1220-n中的至少一个非易失性存储器设备中读取的数据。可以基于控制器1210来将临时存储在缓冲器存储器设备1230中的数据传输到主机设备1100或非易失性存储器设备1220-0至1220-n中的至少一个非易失性存储器设备。

非易失性存储器设备1220-0至1220-n可以用作数据存储设备1200的存储介质。非易失性存储器设备1220-0至1220-n可以通过多个通道CH0至CHn耦合到控制器1210。一个或多个非易失性存储器设备可以耦合到一个通道。耦合到每个通道的非易失性存储器设备可以耦合到同一信号总线和数据总线。

电源1240可以提供通过电源连接器1103输入到控制器1210、非易失性存储器设备1220-0至1220-n、以及数据存储设备1200的缓冲器存储器设备1230的功率。电源1240可以包括辅助电源。辅助电源可以提供功率以允许在突然电源中断发生时，正常终止数据存储设备1200。辅助电源可以包括足以存储所需电荷的大容量电容器。

依据主机设备1100与数据存储设备1200之间的接口方案，信号连接器1101可以被配置为各种类型的连接器中的一个或多个连接器。

依据主机设备1100的电源方案，电源连接器1103可以被配置为各种类型的连接器中的一个或多个连接器。

图10是图示了根据实施例的数据处理系统3000的图。参考图10，数据处理系统3000可以包括主机设备3100和存储器系统3200。

主机设备3100可以被配置为板的形式，诸如印刷电路板。尽管未示出，但是主机设备3100可以包括执行主机设备的功能的内部功能块。

主机设备3100可以包括连接端子3110，诸如插座、插槽或连接器。存储器系统3200可以与连接端子3110配合。

存储器系统3200可以以板的形式配置，诸如印刷电路板。存储器系统3200可以被称为存储器模块或存储器卡。存储器系统3200可以包括控制器3210、缓冲器存储器设备3220、非易失性存储器设备3231和3232、电源管理集成电路(PMIC)3240、以及连接端子3250。

控制器3210可以控制存储器系统3200的一般操作。控制器3210可以以与图1和图2所示的控制器110相同的方式进行配置。

缓冲器存储器设备3220可以临时存储要存储在非易失性存储器设备3231和3232中的数据。进一步地，缓冲器存储器设备3220可以临时存储从非易失性存储器设备3231和3232读取的数据。临时存储在缓冲器存储器设备3220中的数据可以基于控制器3210而被传输到主机设备3100或非易失性存储器设备3231和3232。

非易失性存储器设备3231和3232可以用作存储器系统3200的存储介质。

PMIC 3240可以将通过连接端子3250输入的功率提供给存储器系统3200的内部电路。PMIC 3240可以基于控制器3210来管理存储器系统3200的功率。

连接端子3250可以耦合到主机设备3100的连接端子3110。通过连接端子3250，诸如命令、地址、数据等之类的信号以及功率可以在主机设备3100与存储器系统3200之间传送。依据主机设备3100与存储器系统3200之间的接口方案，连接端子3250可以被配置为各种类型中的一种或多种类型。连接端子3250可以设置在存储器系统3200的一侧上，如图所示。

图11是图示了根据实施例的数据处理系统4000的图。参考图11，数据处理系统4000可以包括主机设备4100和存储器系统4200。

主机设备4100可以被配置为板的形式，诸如印刷电路板。尽管未示出，但是主机设备4100可以包括执行主机设备的功能的内部功能块。

存储器系统4200可以以表面安装型封装的形式配置。存储器系统4200可以通过焊球4250安装到主机设备4100。存储器系统4200可以包括控制器4210、缓冲器存储器设备4220、以及非易失性存储器设备4230。

控制器4210可以控制存储器系统4200的一般操作。控制器4210可以以与控制器110相同的方式配置，如图1和图2所示。

缓冲器存储器设备4220可以临时存储要存储在非易失性存储器设备4230中的数据。进一步地，缓冲器存储器设备4220可以临时存储从非易失性存储器设备4230中读取的数据。临时存储在缓冲器存储器设备4220中数据可以基于控制器4210来被传输到主机设备4100或非易失性存储器设备4230。

非易失性存储器设备4230可以用作存储器系统4200的存储介质。

图12是图示了根据实施例的包括数据存储设备的网络系统5000的图。参考图12，网络系统5000可以包括服务器系统5300、以及通过网络5500耦合的多个客户端系统5410，5420和5430。

服务器系统5300可以响应于来自多个客户端系统5410至5430的请求而服务数据。例如，服务器系统5300可以存储由多个客户端系统5410至5430提供的数据。在另一实施例中，服务器系统5300可以将数据提供给多个客户端系统5410至5430。

服务器系统5300可以包括主机设备5100和存储器系统5200。存储器系统5200可以被配置为图1所示的存储器系统10、图9所示的数据存储设备1200、图10所示的存储器系统3200、或图11中所示的存储器系统4200。

本发明的上述实施例旨在说明而非限制本发明。各种备选方案和等同方案是可能的。本发明不受本文中所描述的实施方案的限制。本发明也不限于任何特定类型的半导体设备。鉴于本公开，其他添加、减少或修改是显而易见的，并且旨在落入所附权利要求的范围内。