一种SoPC芯片内嵌FPGA的验证模块
阅读说明：本技术 一种SoPC芯片内嵌FPGA的验证模块 (Verification module of embedded FPGA of SoPC chip ) 是由 田泽 王世中 郭蒙 王宣明 刘承禹 于 2020-12-24 设计创作，主要内容包括：本发明涉及一种SoPC芯片内嵌FPGA的验证模块,本发明包括FPGA模型、总线接口模型和配置模型,总线接口模型模拟双核CPU0、CPU1行为完成与FPGA模型的互连通信,配置模型模拟CPU1行为完成FPGA的在线配置。本发明提出了一种高层次建模方法来构建FPGA的外围验证环境,更好更快的解决功能验证问题。(The invention relates to a verification module of an embedded FPGA (field programmable gate array) of an SoPC (System on chip) chip, which comprises an FPGA model, a bus interface model and a configuration model, wherein the bus interface model simulates the behaviors of a dual-core CPU0 and a CPU1 to complete the interconnection communication with the FPGA model, and the configuration model simulates the behavior of a CPU1 to complete the on-line configuration of the FPGA. The invention provides a high-level modeling method for constructing a peripheral verification environment of an FPGA (field programmable gate array), so that the problem of functional verification is solved better and faster.)
技术领域
本发明涉及集成电路设计领域，尤其涉及一种SoPC芯片内嵌FPGA的验证模块。
背景技术
基于国产工艺将国产FPGA集成在多核SoC芯片上，在工程上，目前国内处于探究阶段，对于多核SoC芯片集成FPGA需要设计互连及配置接口，基于设计的功能验证分为基于FPGA原型平台的验证和虚拟原型平台的验证，采用国产FPGA样片和其它FPGA或芯片构成配置及数据通路的验证环境进行FPGA原型验证，进行嵌入FPGA虚拟验证需要构建外围设计模型。嵌入FPGA验证中虚拟验证困难的问题。
发明内容
本发明为解决背景技术中存在的上述技术问题，提供一种SoPC芯片内嵌FPGA的验证方法，解决嵌入FPGA验证中虚拟验证困难的问题。
本发明的技术解决方案是：本发明提供了一种SoPC芯片内嵌FPGA的验证模块，其特殊之处在于：所述验证模块包括FPGA模型、总线接口模型和配置模型，总线接口模型模拟双核CPU0、CPU1行为完成与FPGA模型的互连通信，配置模型模拟CPU1行为完成FPGA的在线配置。
优选的，总线接口模型包括了互连接口、驱动器、监控器、生成器和随机时序产生器，所述随机时序产生器通过驱动器与生成器连接，所述生成器与互连接口连接，所述互连接口接入监控器；其中：
互连接口连接FPGA模型，内部实现双核CPU0、CPU1总线接口及分别访问互连接口的仲裁，接口支持多种时序：单拍(同步，异步)，突发(burst)操作等，由随机时序产生器约束产生上述时序模式；
驱动器完成随机时序产生器与互连接口交互，构成产生各种时序的任务；
生成器主要用于对各种随机时序进行仲裁，并将产生的结果传递到驱动器；
监控器用来采集读操作接口返回的数据等。
优选的，互连接口中接口时序周期数均可编程，包括信号有片选cs_n，读写使能信号rw，读写数据总线，地址总线，返回ack应答信号。
优选的，总线接口模型的实现可采用SystemC、SystemVerilog或UVM(通用验证方法学)实现。
优选的，配置模型包括配置接口、配置驱动器、配置产生器和配置模式随机产生器，所述配置模式随机产生器通过配置生成器与配置驱动器连接，所述配置驱动器与配置接口连接；其中：
配置接口用于连接FPGA模型，并将CPU1总线接口操作转化为符合配置FPGA的接口操作；
配置模式随机产生器用于生成不同模式时的受约束模型；
配置产生器用于将配置模式随机产生器的配置模式通过配置驱动器传递到配置接口。
优选的，配置驱动器实现了6种配置模式，主串(Master Serial)从串模式，主并8位模式，从并8位模式，从并32位模式和JTAG扫描链模式。
优选的，配置模型的实现可采用SystemC、SystemVerilog或UVM(通用验证方法学)实现。
本发明的SoPC芯片内嵌FPGA的验证模块，提出了一种高层次建模方法来构建FPGA的外围验证环境，更好更快的解决功能验证问题。因此本发明具有以下优点：
1、采用高层次建模方法构建了FPGA接口模型用于模拟FPGA互连接口设计，基于该模型可快速用于实现具体互连电路。
2、采用高层次建模构建配置模型，解决了FPGA集成于SoC芯片系统级验证困难的问题。
附图说明
图1是本发明的结构框图；
图2是本发明的接口模型的结构框图；
图3是本发明的配置模型的结构框图。
具体实施方式
下面结合附图和具体实施例对本发明的技术方案做进一步详细描述。
参见图1，本发明具体实施例的验证模块包括总线接口模型、配置模型、FPGA模型，总线接口模型模拟双核(CPU0、CPU1)完成与FPGA模型的互连通信，配置模型模拟CPU1总线接口操作完成对FPGA模型的配置流数据的注入。
对于集成在双核SoC上的FPGA模型，为第三方模型，其与CPU交互的总线接口模型如图1所示，其中总线接口模型模拟支持CPU0和CPU1的访问，往往CPU0和CPU1的时钟域是不同的，为了保证经常使用FPGA一侧CPU总线访问，总线接口模型往往采用其时钟域，该时钟域接口时序可编程，另一侧使用往往需要跨时钟域的处理，由于FPGA是易失性器件，上电往往需要重新配置，需要专门的配置过程，配置模型模拟了FPGA的配置过程。
参见图2，本发明的总线接口模型包括了互连接口，驱动器，监控器，仲裁器和随机时序产生器，随机时序产生器通过驱动器与生成器连接，生成器与互连接口连接，互连接口接入监控器，其中互连接口连接FPGA模型，内部实现CPU0、CPU1总线接口的拆分仲裁，接口支持多种时序由随机时序产生器约束产生，各种时序模式有单拍(同步，异步)，突发(burst)操作，其中接口时序周期数均可编程，包括信号有片选cs_n，读写使能信号rw，读写数据总线，地址总线，返回ack应答信号等，驱动器完成随机时序产生器与互连接口交互，构成产生各种时序的任务，监控器用来采集读操作接口返回的数据等，生成器主要用于对各种随机时序进行仲裁，并将产生的结果传递到驱动器。
其中，总线接口模型的实现可采用SystemC、SystemVerilog或UVM(通用验证方法学)实现。
参见图3，本发明配置模型包含了配置接口，配置驱动器，配置产生器和配置模式随机产生器，配置模式随机产生器通过配置生成器与配置驱动器连接，述配置驱动器与配置接口连接；其中配置接口连接FPGA模型且模拟CPU1总线接口的操作；配置模式随机产生器用于生成不同模式时的受约束模型，配置产生器用于将配置模式随机产生器的配置模式通过配置驱动器传递到配置接口，配置驱动器实现了6种配置模式，主串(Master Serial)从串模式，主并8位模式，从并8位模式，从并32位模式，JTAG扫描链模式，每种模式会调用一定的序列按FPGA接口配置时序将数据加载到FPGA中，在此过程中需要检测FPGA类型匹配性，CRC校验的正确性等，配置模型的实现可采用SystemC、SystemVerilog或UVM(通用验证方法学)实现。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细地说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。