具体实施方式

下面结合附图对本发明的较佳实施例进行详细阐述，以使本发明的优点和特征能更易于被本领域技术人员理解，从而对本发明的保护范围做出更为清楚明确的界定。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

图1所示为本发明一种集成电路多情景时序收敛分析方法一个实施方式的示意图。

在该具体实施方式中，集成电路多情景时序收敛分析方法主要包括：过程S101：利用集成电路的至少一种工作情景的提纲报告以及细节报告，并根据至少一种工作情景的提纲报告对集成电路设计的收敛情况进行分析判断；过程S102：根据收敛情况的分析判断结果对至少一种工作情景的细节报告进行分析得到集成电路的修复意见；过程S103：根据修复意见利用EDA工具对集成电路进行修复；其中提纲报告包括产生时序违例的时序路径的相关信息。

在图1所示的具体实施方式中，本申请的集成电路多情景时序收敛分析方法包括过程S101，利用集成电路的至少一种工作情景的提纲报告以及细节报告，并根据至少一种工作情景的提纲报告对集成电路设计的收敛情况进行分析判断。此过程不依赖EDA工具的摘要报告，通过提纲报告对集成电路设计的收敛情况进行分析判断，以便于快速发现时序问题。

在本发明的一个具体实例中，上述利用集成电路的至少一种工作情景的提纲报告以及细节报告的过程包括，根据集成电路的至少一种工作情景的细节报告，利用脚本在细节报告中提取所需要的信息生成提纲报告，提纲报告包括产生时序违例的时序路径的相关信息。

在本发明的一个具体实例中，上述根据集成电路的至少一种工作情景的细节报告，在细节报告中提取所需要的信息生成提纲报告的过程包括，例如在一个集成电路中，设一个时钟信号从第一寄存器到第六寄存器的完整信号传输路径中的器件包括：第一寄存器、第一逻辑门、第二寄存器、第二逻辑门、第三逻辑门、第三寄存器、第四逻辑门、第四寄存器。例如时钟信号从第二寄存器通过第二逻辑门到第三逻辑门再到第三寄存器的时序路径，在生成提纲报告时，提纲报告包括，第二逻辑门与第三逻辑门的逻辑；从第二寄存器到第三寄存器的时序路径中的逻辑器件数量；从第二寄存器到第三寄存器的时序路径中器件延迟总数；从第二寄存器到第三寄存器的器件间连线延迟总数；将第二寄存器与第三寄存器驱动的时钟类型；将第二寄存器与第三寄存器驱动的两个时钟是否平衡；第二寄存器的前级包括第一寄存器到第二寄存器之间的时序路径是否还有优化空间；第三寄存器的后级包括第三寄存器到第四寄存器之间的时序路径是否还有优化空间。

在本发明的一个具体实例中，上述根据至少一种工作情景的提纲报告对集成电路设计的收敛情况进行分析判断的过程包括，例如时钟信号从一个寄存器出发，穿过组合逻辑之后由另一个寄存器接收。时钟信号的传递速度不能太慢，如果太慢无法满足时钟信号的建立时间(setup time)的要求。时钟信号的传递速度也不能太快，如果太快无法满足时钟信号的保持时间(hold time)的要求。所以时钟信号的传递时间必须约束在一个特定的时间范围之内。而这个约束的具体值取决于时钟信号的状态和器件对建立时间以及保持时间的要求。设此集成电路的时钟周期为P，并且时钟是理想方波，送到第一寄存器FF₁和送到第二寄存器FF₂的时钟也没有任何时间差。寄存器的时钟信号的建立时间要求为T_setup，时钟信号的保持时间要求为T_hold。时钟信号从FF₁传递到FF₂的时间延迟必须满足：

T_hold≤Delay≤P-T_setup

在图1所示的具体实施方式中，本申请的集成电路多情景时序收敛分析方法包括过程S102，根据收敛情况的分析判断结果对至少一种工作情景的细节报告进行分析得到集成电路的修复意见。此过程得到集成电路的修复意见，以便于进一步对集成电路进行修复。

在本发明的一个具体实例中，上述根据收敛情况的分析判断结果对至少一种工作情景的细节报告进行分析得到集成电路的修复意见的过程包括，当收敛情况的分析判断结果为收敛时，认为集成电路不需要被修复，EDA工具对集成电路生成简报。

在本发明的一个具体实施例中，上述根据收敛情况的分析判断结果对至少一种工作情景的细节报告进行分析得到集成电路的修复意见的过程包括，当收敛情况的分析判断结果为不收敛时，对至少一种工作情景的细节报告进行分析得到集成电路的修复意见。此过程得到集成电路的修复意见，以便于进一步对集成电路进行修复。

在本发明的一个具体实施例中，上述当收敛情况的分析判断结果为不收敛时，对至少一种工作情景的细节报告进行分析得到集成电路的修复意见的过程包括，利用EDA工具对至少一种工作情景所述细节报告进行分析得到集成电路的自动修复意见，和/或对至少一种工作情景的细节报告进行人工分析得到集成电路的人工修复意见。此过程得到集成电路的自动修复意见和/或人工修复意见，以便于进一步对集成电路进行修复。

在本发明的一个具体实施例中，上述对至少一种工作情景的细节报告进行人工分析得到集成电路的人工修复意见的过程包括，当EDA工具不能通过增减或者调整器件对集成电路进行修复时，对至少一种工作情景的细节报告进行人工分析得到人工修复意见，此过程以EDA工具不能通过增减或者调整器件作为判断进行人工分析的条件，以便于尽量避免人工介入分析。

在本发明的一个具体实例中，上述当EDA工具不能通过增减或者调整器件对集成电路进行修复时，对至少一种工作情景的细节报告进行人工分析得到人工修复意见的过程包括，如果发现集成电路还有优化能力则可以通过更换器件或者增减器件的方式进行修复，那么就给出自动修复建议，如果发现通过增减或者调整器件已经不可能修复了，那么要给出警告，要求人工介入分析并给出人工修复建议。

在本发明的一个具体实施例中，上述当收敛情况的分析判断结果为不收敛时，对至少一种工作情景的细节报告进行分析得到集成电路的修复意见的过程包括，将自动修复意见以及人工修复意见进行合并得到集成电路的修复意见，此过程以便于进一步对集成电路进行修复。

在图1所示的具体实施方式中，本申请的集成电路多情景时序收敛分析方法包括过程S103，根据修复意见利用EDA工具对集成电路进行修复。此过程对集成电路进行修复，使集成电路修复后达到设计收敛要求。

在本发明的一个具体实施例中，上述根据修复意见利用EDA工具对集成电路进行修复的过程包括，根据修复意见利用EDA工具对集成电路进行模拟修复得到模拟修复集成电路；对模拟修复电路的修复效果进行评估；当模拟修复电路的修复效果的评估结果为有效时，根据修复意见利用EDA工具对集成电路进行实际修复。此过程对集成电路进行模拟修复、修复效果评估以及实际修复，以便于进一步得到一个实际设计收敛的集成电路。

在本发明的一个具体实施例中，上述对模拟修复电路的修复效果进行评估的过程包括，对模拟集成电路设计收敛情况进行分析判断；当模拟集成电路设计收敛情况的分析判断结果为收敛时，模拟修复电路的修复效果的评估结果为有效。此过程根据评估结果是否有效判断是否需要进行下一次修复，以便于避免初次修复后未达到时序收敛要求而导致的后期工作量加大的问题。

图2所示为本发明一种集成电路多情景时序收敛分析装置另一个实施方式的示意图。

在该具体实施方式中集成电路多情景时序收敛分析装置主要包括：用于利用集成电路的至少一种工作情景的提纲报告以及细节报告，并根据至少一种工作情景的提纲报告对集成电路设计的收敛情况进行分析判断的模块；用于根据收敛情况的分析判断结果对至少一种工作情景的细节报告进行分析得到集成电路的修复意见的模块；以及用于根据修复意见利用EDA工具对集成电路进行修复的模块；其中提纲报告包括产生时序违例的时序路径的相关信息。

在本发明的一个具体实施例中，上述用于根据收敛情况的分析判断结果对至少一种工作情景的细节报告进行分析得到集成电路的修复意见的模块，其工作内容包括，当收敛情况的分析判断结果为不收敛时，对至少一种工作情景的细节报告进行分析得到集成电路的修复意见。此过程得到集成电路的修复意见，以便于进一步对集成电路进行修复。

在本发明的一个具体实施例中，上述当收敛情况的分析判断结果为不收敛时，对至少一种工作情景的细节报告进行分析得到集成电路的修复意见的过程包括，利用EDA工具对至少一种工作情景所述细节报告进行分析得到集成电路的自动修复意见，和/或对至少一种工作情景的细节报告进行人工分析得到集成电路的人工修复意见。此过程得到集成电路的自动修复意见和/或人工修复意见，以便于进一步对集成电路进行修复。

在本发明的一个具体实施例中，上述对至少一种工作情景的细节报告进行人工分析得到集成电路的人工修复意见的过程包括，当EDA工具不能通过增减或者调整器件对集成电路进行修复时，对至少一种工作情景的细节报告进行人工分析得到人工修复意见，此过程以EDA工具不能通过增减或者调整器件作为判断进行人工分析的条件，以便于尽量避免人工介入分析。

在本发明的一个具体实施例中，上述当收敛情况的分析判断结果为不收敛时，对至少一种工作情景的细节报告进行分析得到集成电路的修复意见的过程还包括，将自动修复意见以及人工修复意见进行合并得到集成电路的修复意见，此过程以便于进一步对集成电路进行修复。

在本发明的一个具体实施例中，上述用于根据修复意见利用EDA工具对集成电路进行修复的模块，其工作内容包括，根据修复意见利用EDA工具对集成电路进行模拟修复得到模拟修复集成电路；对模拟修复电路的修复效果进行评估；当模拟修复电路的修复效果的评估结果为有效时，根据修复意见利用EDA工具对集成电路进行实际修复。此过程对集成电路进行模拟修复、修复效果评估以及实际修复，以便于进一步得到一个实际设计收敛的集成电路。

在本发明的一个具体实施例中，上述对模拟修复电路的修复效果进行评估的过程包括，对模拟集成电路设计收敛情况进行分析判断；当模拟集成电路设计收敛情况的分析判断结果为收敛时，模拟修复电路的修复效果的评估结果为有效。此过程根据评估结果是否有效判断是否需要进行下一次修复，以便于避免初次修复后未达到时序收敛要求而导致的后期工作量加大的问题。

通过本申请集成电路多情景时序收敛分析装置的应用，根据提纲报告以及细节报告对至少一种工作情景下的集成电路进行分析，根据分析结果给出修复意见，并对集成电路进行修复，在不依赖EDA工具的摘要报告的前提下，快速发现时序问题并解决时序问题。

本发明提供的集成电路多情景时序收敛分析装置，可用于执行上述任一实施例描述的集成电路多情景时序收敛分析方法，其实现原理和技术效果类似，在此不再赘述。

在本申请的一个具体实施方式中，一种计算机可读存储介质，其存储有计算机指令，其中计算机指令被操作以执行任一实施例描述的集成电路多情景时序收敛分析方法。其中，该存储介质可直接在硬件中、在由处理器执行的软件模块中或在两者的组合中。

软件模块可驻留在RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可装卸盘、CD-ROM或此项技术中已知的任何其它形式的存储介质中。示范性存储介质耦合到处理器，使得处理器可从存储介质读取信息和向存储介质写入信息。

处理器可以是中央处理单元(英文：Central Processing Unit，简称：CPU)，还可以是其他通用处理器、数字信号处理器(英文：Digital Signal Processor，简称：DSP)、专用集成电路(英文：Application Specific Integrated Circuit，简称：ASIC)、现场可编程门阵列(英文：Field Programmable Gate Array，简称：FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合等。通用处理器可以是微处理器，但在替代方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如DSP与微处理器的组合、多个微处理器、结合DSP核心的一个或一个以上微处理器或任何其它此类配置。在替代方案中，存储介质可与处理器成一体式。处理器和存储介质可驻留在ASIC中。ASIC可驻留在用户终端中。在替代方案中，处理器和存储介质可作为离散组件驻留在用户终端中。

在本申请的一个具体实施方式中，一种计算机设备，其包括处理器和存储器，存储器存储有计算机指令，其中：处理器操作计算机指令以执行任一实施例描述的集成电路多情景时序收敛分析方法。

在本申请所提供的实施方式中，应该理解到，所揭露的系统和方法，可以通过其它的方式实现。例如，以上所描述的系统实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

以上仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。