具体实施方式

为了更好的理解本说明书实施例提供的技术方案，下面通过附图以及具体实施例对本说明书实施例的技术方案做详细的说明，应当理解本说明书实施例以及实施例中的具体特征是对本说明书实施例技术方案的详细的说明，而不是对本说明书技术方案的限定，在不冲突的情况下，本说明书实施例以及实施例中的技术特征可以相互组合。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。术语“两个以上”包括两个或大于两个的情况。

现有压电元件的结构是在压电薄膜层直接引出金属电极。当压电薄膜层受到外力而发生应力变化时，表面数据电荷量发生变化，由于PVDF压电薄膜内阻抗较高，输出信号较弱，压电测量电路通常需要连接一个前置放大器，前置放大器可以将压电薄膜层通过金属电极输出的弱信号进行放大处理。然而，利用前置放大器放大金属电极输出的弱信号的感测方式使得压电元件感应应力的灵敏度较低，从而很大程度上限制了现有压电元件的应用范围。

有鉴于此，图1为本申请实施例提供的一种压电薄膜器件的示意性结构图。如图1所示，本实施例提供一种压电薄膜器件，包括驱动基板1、压电薄膜层2和浮栅层3。驱动基板1包括衬底层11和设置在衬底层11上的多个薄膜晶体管12。压电薄膜层2设置在多个薄膜晶体管12远离衬底层11的一侧。基于PVDF材料质量轻、机械性能好、高弹性以及声阻抗与生物组织接近等优点，压电薄膜层2可以采用PVDF。浮栅层3设置在压电薄膜层2与多个薄膜晶体管12之间，浮栅层3在压电薄膜层2受到应力时产生电荷累积，电荷累积引起薄膜晶体管12的沟道电流发生变化。只要能够实现感应电荷，浮栅层3的材料可以不作具体限定。

图2为本申请实施例提供的压电薄膜器件受到张应力时的形变示意图；图3为本申请实施例提供的压电薄膜器件受到张应力时浮栅层上产生电荷累积的示意图。结合图2和图3，本实施例提供的压电薄膜器件，当压电薄膜层2受到张应力时，例如，压电薄膜层2受到按压，压电薄膜器件受到按压的局部区域会发生应力形变，具体的形变是在压电薄膜层2侧向远离衬底层11的一侧凹陷弯曲，驱动基板1和浮栅层3与压电薄膜层2均同步弯曲。压电薄膜层2随着整个压电薄膜器件的弯曲而弯曲，此时，压电薄膜层2的形变会引起表面束缚电荷发生改变，压电薄膜层2上表面束缚电荷的变化会引起与之接触的浮栅层3上的电荷累积，浮栅层3上的电荷累积进一步引起薄膜晶体管12上沟道电流的变化。因此，通过测试沟道电流的变化可以测得压电薄膜器件受到的张应力。具体的，如图2和图3所示，当压电薄膜层2发生张应力形变时会引起浮栅层3的靠近压电薄膜层2的一侧上累积正电荷。浮栅层3上累积的正电荷会引起薄膜晶体管12与浮栅层3之间的电容和压差的改变，进而改变流经薄膜晶体管12沟道上的电流。通过监控流经薄膜晶体管12的电流变化即可得到施加在压电薄膜器件上的张应力。

图4为本申请实施例提供的压电薄膜器件受到压应力时的形变示意图；图5为本申请实施例提供的压电薄膜器件受到压应力时浮栅层上产生电荷累积的示意图。结合图4和图5，本实施例提供的压电薄膜器件，当压电薄膜层2受到压应力时，例如，压电薄膜层2受到顶压，压电薄膜器件受到顶压的局部区域会发生应力形变，具体的形变是在压电薄膜层2侧向远离衬底层11的一侧凸起弯曲，驱动基板1和浮栅层3与压电薄膜层2均同步弯曲，此时，压电薄膜层2的形变会引起表面束缚电荷发生改变，压电薄膜层2上表面束缚电荷的变化会引起与之接触的浮栅层3上的电荷累积，浮栅层3上的电荷累积进一步引起薄膜晶体管12上沟道电流的变化。因此，通过测试沟道电流的变化可以测得压电薄膜器件受到的压应力。具体的，如图4和图5所示，当压电薄膜层2发生压应力形变时会引起浮栅层3的靠近压电薄膜层2的一侧上累积负电荷。浮栅层3上累积的负电荷会引起薄膜晶体管12与浮栅层3之间的电容和压差的改变，进而改变流经薄膜晶体管12沟道上的电流。通过监控流经薄膜晶体管12的电流变化即可得到施加在压电薄膜器件上的压应力。

本实施例提供的压电薄膜器件，通过设置与压电薄膜层2相接触的浮栅层3，当压电薄膜层2因受到应力发生应力形变而引起表面束缚电荷的变化时，浮栅层3能够根据压电薄膜层2的表面束缚电荷变化产生相应的电荷累积，这个过程使浮栅层3将压电薄膜层2上的微弱的表面束缚电荷变化转化为自身的电荷累积，浮栅层3上的电荷累积可以看作是对压电薄膜层2上变化的表面束缚电荷的放大；浮栅层3的电荷累积引起薄膜晶体管12沟道电流的改变，通过测量流经薄膜晶体管12的电流变化即可得到压电薄膜器件上的应力变化，薄膜晶体管12则可以看作是对浮栅层3上电荷的进一步放大。压电薄膜层2搭配浮栅层3和薄膜晶体管12，能够替代现有技术中的前置放大器，相比较于现有的前置放大器，浮栅层3感测压电薄膜层2表面束缚电荷并产生自身电荷累积的过程更加灵敏，薄膜晶体管12将浮栅层3的累积电荷转换为容易监测的电流值，进一步提升压电薄膜器件的感测灵敏度，从而使压电薄膜器件具有更大的应用范围。

在一种可行的实施方式中，前述实施例所提到的浮栅层3可以包括浮栅金属层。由于金属通常具有较好的传导电荷能力，因此金属作为常规的导电材料可以被用作浮栅层的材料。示例性的，浮栅金属层的材料可以采用Mo、Cu、Au或Ti等常规半导体电极的金属材料，本申请不做具体限定。

示例性的，前述实施例所提到的浮栅金属层可以采用单层金属结构，制备工艺简单，并且能够达到传导电荷变化的作用。示例性的，浮栅金属层还可以采用多层金属结构，例如，可以是Ti-Al(钛-铝)或者Ti-Al-Ti(钛-铝-钛)。Ti-Al或者Ti-Al-Ti的复合电极结构是半导体集成电路领域应用较多的电极层结构。虽然多层金属叠加的结构会增加制备工艺流程，但是Al的层状复合可以在保持纯Ti性能的基础上，显著降低电极的电阻。

图6为本申请另一种实施例提供的压电薄膜器件的示意性结构图。如图6所示，前述实施例所提到的浮栅金属层可以包括多条浮栅电极31，浮栅电极31与薄膜晶体管12的沟道相对设置。浮栅金属层通过刻蚀工艺可以得到多条浮栅电极31，浮栅电极31的位置与薄膜晶体管12的沟道相对应，能够使得当浮栅电极31上产生电荷积累时最大程度地引起薄膜晶体管12沟道电流的变化，可以对压电薄膜层2上的表面束缚电荷变化起到更好的放大作用。

示例性的，在本发明一些实施例中，前述实施例所提到的薄膜晶体管12在实际应用中可以包括单极型晶体管。单极型晶体管也称场效应管，简称FET(Field EffectTransistor)，是一种电压控制型器件，由输入电压产生的电场效应来控制输出电流的大小，工作时只有一种载流子(多数载流子)参与导电，具有单向导通性。单极型晶体管噪声低、热稳定性好、制备工艺简单且容易集成，且单极型晶体管的器件特性比较方便控制，功率小以及体积小的特点，因此，浮栅层搭配单极型晶体管即可较好的对压电薄膜层受应力而产生的表面束缚电荷的变化进行放大。

示例性的，在本发明一些实施例中，前述实施例所提到的薄膜晶体管12在实际应用中可以包括双极型晶体管。双极型晶体管也称晶体三极管，是一种电流控制型器件，由输入电流控制输出电流，其本身具有电流放大作用，在工作时由电子和空穴两种载流子参与导电过程，具有双向导通性。双极型晶体管基于上述特性，对微弱信号进行放大无触点开关，具有结构牢固、使用寿命长、体积小以及功耗低等优点。由于双极型晶体管的双向导通性(正电压和负电压均可导通)，无论浮栅层累积的电荷是正还是负，均能使得双极型晶体管被导通而发生电流变化，因此浮栅层搭配双极型晶体管对压电薄膜层受应力而产生的表面束缚电荷变化进行放大时，双极型晶体管的电流变化能够反映出压电薄膜层受到的是压应力还是张应力，可以更大程度的提升压电薄膜器件的感应灵敏度，进而提高感应精度，扩大使用范围。

示例性的，在本发明一些实施例中，衬底层11可以采用柔性材料，柔性的压电薄膜器件对应柔性衬底层的双向弯曲，能够感应压缩应力和伸张应力，因此，采用柔性材料作为衬底层的压电薄膜器件能够应用于电子皮肤、心脏贴片或者脉搏检测贴片等更广泛的领域。

图7为本申请实施例提供的一种驱动基板的示意性结构图；图8为本申请实施例提供的又一种压电薄膜器件的局部示意性结构图。需要说明的是，图8所示结构针对的是单个薄膜晶体管和单个浮栅电极的截面结构。如图7所示，多个薄膜晶体管12可以呈阵列排布。如图8所示，驱动基板1还可以包括依次设置在衬底层11上的第一金属层13、第二金属层15和透明电极层17；第一金属层13和第二金属层15之间设置有第一隔离层14，第二金属层15和透明电极层17之间设置有第二隔离层16。第一隔离层14的材料可以采用氧化硅或氮化硅的单层结构，或者氧化硅和氮化硅的膜层叠加或交替叠加等结构，例如，氧化硅-氮化硅-氧化硅的膜层结构，本申请不做具体限定。第二隔离层16可以采用三氧化二铝或者氧化铪，三氧化二铝或者氧化铪的原子层沉积固定电荷少，对沟道载流子的影响较小。

结合图7和图8，第一金属层13包括多条沿第一方向X延伸的扫描线131，第二金属层15包括多条沿第二方向Y延伸的数据线151，多条扫描线131和多条数据线151交叉限定出多个感应区SS，薄膜晶体管12设置于感应区SS内。薄膜晶体管12包括底栅电极121、半导体层122、源极123和漏极124。底栅电极121位于第一金属层13中，源极123和漏极124位于第二金属层15中，半导体层122位于第一隔离层14和第二金属层15之间，且源极123和漏极124均与半导体层122相接触。第二隔离层16上设置有过孔161，透明电极层17通过过孔161与源极123或漏极124相接触。如图7和图8所示，与源极123或漏极124电连接的透明电极171位于透明电极层17中，透明电极171相当于公共电极。底栅电极121电连接扫描线131，源极123或漏极124其中一者电连接数据线151，另一者电连接透明电极171，浮栅电极31与薄膜晶体管的沟道1221相对设置。

扫描线131可以为薄膜晶体管12的底栅电极121提供扫描信号，数据线151能够为薄膜晶体管12的源极123或漏极124提供数据信号或者采集源极123或漏极124上的电流。例如，驱动基板1上的多个薄膜晶体管12是N行*M列的阵列，则扫描线131有N条，数据线151有M条，根据驱动芯片内的程序设定，可以对N条扫描线进行规律性的逐行供电。当第n(1≤n≤N)列上某些感应区SS在应力作用下产生电荷累积存储在浮栅电极31上时，该电荷累积使得对应的薄膜晶体管12的沟道电流发生改变，在一个固定的扫描周期内电流变化可以被受到应力作用的某些感应区SS对应的数据线151收集到并反馈至驱动芯片。

示例性的，前述实施例所提到的半导体层122在实际应用中可以采用碳纳米管薄膜层。采用碳纳米管薄膜层作为半导体层制作薄膜晶体管时无需对半导体层进行离子掺杂，工艺简单。另外，图9为本申请实施例提供的一种CNT-TFT的电压电流特性曲线及在应力作用下的电流改变示意图。如图9所示，碳纳米管薄膜晶体管(CNT-TFT)的电流电压特性曲线(Id-Vg曲线，Id是漏极电流，Vg是栅极电压)是V型的，栅极的关态电压范围极窄，栅极电压无论正负，晶体管均能被开启，且能够在小电流状态下工作，具有良好的双向导通性能。

示例性的，结合图9，当双极型薄膜晶体管工作在最小电流附近时，压电薄膜层2受到应力(压应力或张应力)时，与压电薄膜层2接触的浮栅电极31将产生累积电荷ΔQ(压应力对应负电荷，张应力对应正电荷)，累积电荷ΔQ将改变薄膜晶体管的沟道电流，由于沟道电流经过亚阈值区域，所以，本实施例提供的压电薄膜器件的灵敏度很高，并且利用双极型薄膜晶体管的双向导通特性，对张应力和压应力均能产生响应，使得应用范围更为广泛。

具体的沟道电流变化关系表达式如下：

ΔQ＝C1*ΔV，

V_gs＝V_off+ΔV，

ΔI＝I_ds-I_off，

其中，C1为浮栅层与第二隔离层之间的浮栅电容，ΔV为浮栅与源极电压差的改变量，V_off为最小电流值对应的薄膜晶体管栅源电压差，V_gs为受到应力时，薄膜晶体管的栅源电压差，I_ds为受到应力时，薄膜晶体管的栅源电流，Z为薄膜晶体管沟道的宽度，L为薄膜晶体管沟道的长度，C_g为薄膜晶体管的栅电容，μ为薄膜晶体管半导体层的电子迁移率，V_th为薄膜晶体管的电压阈值，ΔI为薄膜晶体管的沟道电流变化量，I_off为薄膜晶体管的最小工作电流。由上述关系式可知，压电薄膜层受到应力引起浮栅层产生累积电荷ΔQ，浮栅层上的累积电荷ΔQ最终引起薄膜晶体管的沟道电流发生变化，通过测试薄膜晶体管的沟道电流变化量ΔI即可得到压电薄膜层受到的应力大小和应力类型。

本申请提供的压电薄膜器件，通过设置与压电薄膜层相接触的浮栅层，当压电薄膜层因受到应力发生应力形变而引起表面束缚电荷的变化时，浮栅层能够根据压电薄膜层的表面束缚电荷变化产生相应的电荷累积，这个过程是浮栅层将压电薄膜层上微弱的表面束缚电荷变化转化为自身的电荷累积，浮栅层上的电荷累积可以看作是对压电薄膜上表面束缚电荷的放大；浮栅层的电荷累积引起薄膜晶体管沟道电流的改变，通过测量流经薄膜晶体管的电流变化即可得到施加在压电薄膜器件上的应力，薄膜晶体管则可以看作是对浮栅层上电荷的进一步放大。压电薄膜层搭配浮栅层和薄膜晶体管，能够替代现有技术中的前置放大器，相比较于现有的前置放大器，浮栅层感测压电薄膜层表面束缚电荷并产生自身电荷累积的过程更加灵敏，叠加薄膜晶体管将浮栅层的累积电荷转换为容易监测的电流值，进一步提升压电薄膜器件的感测灵敏度，从而使压电薄膜器件的具有更大的应用范围。

图10为本申请实施例提供的一种压电薄膜器件的制备方法的示意性流程图。如图10所示，本实施例提供一种压电薄膜器件的制备方法，包括：

S1：在衬底层上设置多个薄膜晶体管；

S2：在多个薄膜晶体管远离衬底层的一侧设置浮栅层；

S3：在浮栅层远离衬底层的一侧设置压电薄膜层。

在一种可行的实施方式中，步骤S1可以包括如下步骤：

对衬底层进行清洗；此处的衬底层可以采用柔性衬底材料PI(PolyimideFilm，聚酰亚胺)。

在衬底层上沉积第一金属层；第一金属层可以采用金属Mo，沉积方式可以采用溅射镀膜的方式，第一金属层的厚度可以在220nm左右。

对第一金属层进行刻蚀，定义出扫描线和底栅电极；刻蚀可以采用湿法刻蚀，容易理解的是在刻蚀前需要对带有第一金属层的基板进行光刻胶的涂布、曝光和显影，以将掩膜板上的图形转印到第一金属层上，通过湿法刻蚀将未被光刻胶覆盖的第一金属层刻蚀掉，保留下来的金属层则形成扫描线和底栅电极，刻蚀工艺完成后需要进行光刻胶的剥离工艺，后续刻蚀步骤涉及到的相同内容将不再赘述。

在刻蚀后的基板上沉积第一隔离层，其中，第一隔离层的材料可以采用氧化硅或氮化硅的单层结构，或者氧化硅和氮化硅的膜层叠加或交替叠加等，例如，氧化硅-氮化硅-氧化硅的膜层结构，本申请不做具体限定。膜层的沉积方式可以采用等离子体增强化学气相沉积工艺，第一隔离层的厚度可以在100-200nm之间，本申请不做具体限定。

在第一隔离层表面涂布半导体层；半导体层可以采用碳纳米管，涂布工艺可以采用溶液制程(spin-coating镀膜或din-coating涂布等)，碳纳米管的直径可以为1.4nm，平均长度可以为1-3um。

对半导体层进行刻蚀，定义出沟道图形；刻蚀方式可以采用氧化反应离子刻蚀。

在刻蚀后的基板上沉积第二金属层；第二金属层的材料可以采用Cu，厚度可以为200nm左右。

对第二金属层进行刻蚀，定义出数据线、源极和漏极的图形。

在刻蚀后的基板上制备第二隔离层；第二隔离层可以采用三氧化二铝或者氧化铪，三氧化二铝或者氧化铪的原子层沉积固定电荷少，对沟道载流子的影响较小。制备工艺可以采用ALD(原子层沉积)工艺，膜层厚度可以为50nm左右，工艺制程温度可以采用200℃附近的温度，气源可以采用三甲基铝和水。

对第二隔离层进行刻蚀，形成过孔；过孔穿过第二隔离层到达源极或漏极。

继续步骤S2，在一些实施方式中，步骤S2可以包括：

在第二隔离层上制备浮栅层；浮栅层的材料可以采用Mo，制备方式可以采用溅射镀膜的方式。

对浮栅层进行刻蚀，定义出浮栅电极的图形。

继续执行步骤S3，在一些实施方式中，步骤S3可以包括：

在刻蚀出浮栅电极图形的基板上设置压电薄膜层；压电薄膜层材料可以采用PVDF，成膜方式可以采用PVDF溶液旋转涂布的方式，经过退火后形成PVDF聚合物薄膜。压电薄膜层的成膜过程中通过涂布转印板的设计可以避让开第二隔离层上的过孔位置。

在压电薄膜层上沉积透明电极层；透明电极层可以采用ITO(氧化铟锡)，厚度可以采用135nm左右，透明电极层通过过孔可以与源极或者漏极接触，沉积方式可以采用溅射镀膜工艺。

对透明电极层进行刻蚀，定义出透明电极的图形。

尽管已描述了本说明书的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本说明书范围的所有变更和修改。

显然，本领域的技术人员可以对本说明书进行各种改动和变型而不脱离本说明书的精神和范围。这样，倘若本说明书的这些修改和变型属于本说明书权利要求及其等同技术的范围之内，则本说明书也意图包含这些改动和变型在内。