阅读说明：本技术 半导体结构及其形成方法 (Semiconductor structure and forming method thereof ) 是由 周飞 于 2019-08-23 设计创作，主要内容包括：一种半导体结构及其形成方法,结构包括：衬底,所述衬底上具有鳍部结构,所述鳍部结构包括沟道区、源区和漏区,所述沟道区位于所述源区和漏区之间,所述沟道区包括第一纳米线和位于第一纳米线上的第二纳米线,所述第一纳米线内具有第一阈值电压调节离子,所述第二纳米线内具有第二阈值电压调节离子,所述第一纳米线和衬底以及源区和漏区之间具有第一开口,所述第二纳米线和第一纳米线以及源区和漏区之间具有第二开口；位于所述第一开口内且横跨所述第一纳米线的第一栅极结构,所述第一栅极结构环绕所述第一纳米线；位于所述第二开口内且横跨所述第二纳米线的第二栅极结构,所述第二栅极结构环绕所述第二纳米线。所述半导体结构的性能得到提升。(A semiconductor structure and method of forming the same, the structure comprising: the semiconductor device comprises a substrate, wherein a fin structure is arranged on the substrate, the fin structure comprises a channel region, a source region and a drain region, the channel region is located between the source region and the drain region, the channel region comprises a first nanowire and a second nanowire located on the first nanowire, a first threshold voltage regulating ion is arranged in the first nanowire, a second threshold voltage regulating ion is arranged in the second nanowire, a first opening is arranged between the first nanowire and the substrate as well as between the source region and the drain region, and a second opening is arranged between the second nanowire and the first nanowire as well as between the source region and the drain region; a first gate structure located within the first opening and spanning the first nanowire, the first gate structure surrounding the first nanowire; a second gate structure located within the second opening and spanning the second nanowire, the second gate structure surrounding the second nanowire. The performance of the semiconductor structure is improved.)

半导体结构及其形成方法

技术领域

本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。

背景技术

随着半导体技术的发展，传统的平面式的金属-氧化物半导体场效应晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。与平面式的金属-氧化物半导体场效应晶体管相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流。

随着半导体技术的进一步发展，集成电路器件的尺寸越来越小，传统的鳍式场效应晶体管在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种沟道栅极环绕(gate-all-around，简称GAA)结构的鳍式场效应晶体管，使得用于作为沟道区的体积增加，进一步的增大了沟道栅极环绕结构鳍式场效应晶体管的工作电流。

然而，现有技术中沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法，能够改善半导体结构性能。

为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底，所述衬底上具有鳍部结构，所述鳍部结构包括沟道区、源区和漏区，所述沟道区位于所述源区和所述漏区之间，所述沟道区包括第一纳米线和位于第一纳米线上的第二纳米线，所述第一纳米线内具有第一阈值电压调节离子，所述第二纳米线内具有第二阈值电压调节离子，所述第一纳米线和衬底以及源区和漏区之间具有第一开口，所述第二纳米线和第一纳米线以及源区和漏区之间具有第二开口；位于所述第一开口内且横跨所述第一纳米线的第一栅极结构，所述第一栅极结构环绕所述第一纳米线；位于所述第二开口内且横跨所述第二纳米线的第二栅极结构，所述第二栅极结构环绕所述第二纳米线。

可选的，所述第一阈值电压调节离子和所述第二阈值电压调节离子的类型相反；所述半导体结构为N型时，所述第一阈值电压调节离子类型为N型，所述第二阈值电压调节离子类型为P型；所述半导体结构为P型时，所述第一阈值电压调节离子为P型，所述第二阈值电压调节离子类型为N型；所述第一阈值电压调节离子浓度范围为5.0E17原子每立方厘米～7.0E19原子每立方厘米；所述第二阈值电压调节离子浓度范围为0～4.0E19原子每立方厘米。

可选的，所述第一阈值电压调节离子和所述第二阈值电压调节离子的类型相同；所述半导体结构为N型时，所述第一阈值电压调节离子类型和所述第二阈值电压调节离子类型为N型；所述半导体结构为P型时，所述第一阈值电压调节离子类型和所述第二阈值电压调节离子类型为P型；所述第一阈值电压调节离子的浓度大于所述第二阈值电压调节离子的浓度；所述第一阈值电压调节离子的浓度范围为1.5E18原子每立方厘米～1.0E20原子每立方厘米；所述第二阈值电压调节离子的浓度范围为0～8.0E19原子每立方厘米。

可选的，所述第一栅极结构还包括：第一功函数层；所述第二栅极结构还包括：第二功函数层，所述第二功函数层与所述第一功函数层不同。

可选的，所述第一功函数层和所述第二功函数层的类型相同；所述半导体结构为N型时，所述第一功函数层的材料和所述第二功函数层的材料为N型功函数材料；所述半导体结构为P型时，所述第一功函数层的材料和所述第二功函数层的材料为P型功函数材料；所述P型功函数材料包括氮化钽或氮化铝；所述N型功函数材料包括钛铝；所述第一功函数层的厚度大于所述第二功函数层；所述第一功函数层的厚度范围为25埃～120埃；所述第二功函数层的厚度范围为0～100埃。

可选的，所述第一功函数层和所述第二功函数层的类型相反；所述半导体结构为N型时，所述第一功函数层的材料为N型功函数材料，所述第二功函数层的材料为P型功函数材料；所述半导体结构为P型时，所述第二功函数层的材料为P型功函数材料，所述第二功函数层的材料为N型功函数材料；所述P型功函数材料包括氮化钽或氮化铝；所述N型功函数材料包括钛铝；所述第一功函数层的厚度范围为30埃～130埃；所述第二功函数层的厚度范围为0～20埃。

相应的，本发明技术方案还提供一种形成上述任一项半导体结构的方法。

本发明技术方案提供一种半导体结构，包括：衬底，所述衬底上具有鳍部结构，所述鳍部结构包括沟道区、源区和漏区，所述沟道区位于所述源区和所述漏区之间，所述沟道区包括第三纳米线和位于第三纳米线上的第四纳米线，所述第三纳米线和衬底以及源区和漏区之间具有第三开口，所述第四纳米线和第三纳米线以及源区和漏区之间具有第四开口；位于所述第三开口内且横跨所述第三纳米线的第三栅极结构，所述第三栅极结构环绕所述第三纳米线，所述第三栅极结构包括第三功函数层；位于所述第四开口内且横跨所述第四纳米线的第四栅极结构，所述第四栅极结构环绕所述第四纳米线，所述第四栅极结构包括第四功函数层，所述第四功函数层与所述第三功函数层不同。

可选的，所述第三功函数层和所述第四功函数层的类型相同，所述第三功函数层的厚度大于所述第四功函数层。

可选的，所述半导体结构为N型时，所述第三功函数层的材料和所述第四功函数层的材料为N型功函数材料；所述半导体结构为P型时，所述第三功函数层的材料和所述第四功函数层的材料为P型功函数材料；所述P型功函数材料包括氮化钽或氮化铝；所述N型功函数材料包括钛铝；所述第三功函数层的厚度范围为25埃～120埃；所述第四功函数层的厚度范围为0～100埃。

可选的，所述第三功函数层和所述第四功函数层的类型相反；所述半导体结构为N型时，所述第三功函数层的材料为N型功函数材料，所述第四功函数层的材料为P型功函数材料；所述半导体结构为P型时，所述第三功函数层的材料为P型功函数材料，所述第四功函数层的材料为N型功函数材料；所述P型功函数材料包括氮化钽或氮化铝；所述N型功函数材料包括钛铝；所述第三功函数层的厚度范围为30埃～130埃；所述第四功函数层的厚度范围为0～20埃。

可选的，所述第三栅极结构还包括预设功函数层，所述第三功函数层位于所述预设功函数层上；所述第四栅极结构还包括预设功函数层，所述第四功函数层位于所述预设功函数层上；所述半导体结构为N型时，所述预设功函数层的材料为N型功函数材料；所述半导体结构为P型时，所述预设功函数层的材料为P型功函数材料；所述P型功函数材料包括氮化钽或氮化铝；所述N型功函数材料包括钛铝。

可选的，所述第三纳米线内具有第三阈值电压调节离子，所述第四纳米线内具有第四阈值电压调节离子。

可选的，所述第三阈值电压调节离子和所述第四阈值电压调节离子的类型相反；所述半导体结构为N型时，所述第一阈值电压调节离子类型为N型，所述第二阈值电压调节离子类型为P型；所述半导体结构为P型时，所述第一阈值电压调节离子为P型，所述第二阈值电压调节离子类型为N型；所述第三掺杂离子的浓度范围为5.0E17原子每立方厘米～7.0E19原子每立方厘米；所述第四掺杂离子的浓度范围为0～4.0E19原子每立方厘米。

可选的，所述第一阈值电压调节离子和所述第二阈值电压调节离子的类型相同；所述半导体结构为N型时，所述第一阈值电压调节离子类型和所述第二阈值电压调节离子类型为N型；所述半导体结构为P型时，所述第一阈值电压调节离子类型和所述第二阈值电压调节离子类型为P型；所述第一阈值电压调节离子的浓度大于所述第二阈值电压调节离子的浓度；所述第三掺杂离子的浓度范围为1.5E18原子每立方厘米～1.0E20原子每立方厘米；所述第四掺杂离子的浓度范围为0～8.0E19原子每立方厘米。

相应的，本发明技术方案还提供一种形成上述任一项半导体结构的方法。

与现有技术相比，本发明的技术方案具有以下有益效果：

本发明技术方案的半导体结构中，所述第一纳米线内具有第一阈值电压调节离子，所述第二纳米线内具有第二阈值电压调节离子，所述第一阈值电压调节离子能够增加所述第一纳米线内的电子流通数量，使得所述第一栅极结构控制的电路电流增大；所述第二阈值电压调节离子能够减少所述第二纳米线内的电子流通数量，使得所述第二栅极结构控制的电路电流减小，从而使得所述第一栅极结构控制的电路电流与所述第二栅极结构控制的电路电流大小达到相对均衡的状态，避免所述第一栅极结构控制的电路电流与所述第二栅极结构控制的电路电流大小差异较大，使得所述半导体结构可靠性下降的情况，从而提升了所述半导体结构的性能。

进一步，所述第一栅极结构包括第一功函数层，所述第二栅极结构包括第二功函数层，且所述第二功函数层与所述第一功函数层不同，所述第一功函数层能够大幅减小所述第一栅极结构的开启电压，所述第二功函数层减小所述第二栅极结构开启电压的效果轻微，使得在同样的电压下，所述第一栅极结构控制的电路电流较大，所述第二栅极结构控制的电路电流较小。从而使得所述第一栅极结构控制的电路电流与所述第二栅极结构控制的电路电流大小能更好地达到相对均衡的状态。

本发明技术方案的半导体结构中，所述第四栅极结构的第四功函数层与所述第三栅极结构的第三功函数层不同，所述第三功函数层能够大幅减小所述第三栅极结构的开启电压，所述第四功函数层减小所述第四栅极结构开启电压的效果轻微，从而在同样的电压下，所述第三栅极结构控制的电路电流较大，所述第四栅极结构控制的电路电流较小；从而使得所述第三栅极结构控制的电路电流与所述第四栅极结构控制的电路电流大小达到相对均衡的状态，避免所述第三栅极结构控制的电路电流与所述第四栅极结构控制的电路电流大小差异较大，使得所述半导体结构可靠性下降的情况，从而提升了所述半导体结构的性能。

进一步，所述第三纳米线内具有第三阈值电压调节离子，所述第四纳米线内具有第四阈值电压调节离子，所述第三阈值电压调节离子和所述第四阈值电压调节离子的掺杂类型相反，所述第三阈值电压调节离子能够增加所述第三纳米线内的电子流通数量，使得所述第三栅极结构控制的电路电流增大；所述第四阈值电压调节离子能够减少所述第四纳米线内的电子流通数量，使得所述第四栅极结构控制的电路电流减小，从而使得所述第三栅极结构控制的电路电流与所述第四栅极结构控制的电路电流大小能够更好地达到相对均衡的状态。

附图说明

图1是一实施例中半导体结构的剖面结构示意图；

图2至图10是本发明一实施例中半导体结构形成过程的剖面结构示意图；

图11是本发明另一实施例中半导体结构形成过程的剖面结构示意图；

图12是本发明另一实施例中半导体结构形成过程的剖面结构示意图；

图13是本发明另一实施例中半导体结构形成过程的剖面结构示意图；

图14是本发明另一实施例中半导体结构形成过程的剖面结构示意图；

图15是本发明另一实施例中半导体结构形成过程的剖面结构示意图；

图16至图20是本发明另一实施例中半导体结构形成过程的剖面结构示意图；

图21是本发明另一实施例中半导体结构形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，现有技术中沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。现结合具体的实施例来进行分析说明。

图1是一实施例中半导体结构的剖面结构示意图。

请参考图1，所述半导体结构包括：衬底100，所述衬底上具有鳍部结构，所述鳍部结构包括源漏区101和沟道区，所述沟道区位于源漏区101之间，所述沟道区包括第一纳米线102和位于第一纳米线102上的第二纳米线103，所述第一纳米线102与所述衬底100之间具有第一开口(未图示)，所述第二纳米线103与所述第一纳米线102之间具有第二开口(未图示)；位于第一开口内的第一栅极结构，所述第一栅极结构环绕所述第一纳米线102，所述第一栅极结构包括位于所述第一纳米线102表面的第一栅介质层(未标示)、位于第一栅介质层表面的第一功函数层(未标示)以及位于第一功函数层表面的第一栅极层104；位于第二开口内以及第二纳米线103上的第二栅极结构，所述第二栅极结构环绕所述第二纳米线103，所述第二栅极结构包括位于所述第二纳米线103表面的第二栅介质层(未标示)、位于第二栅介质层表面的第二功函数层(未标示)以及位于第二功函数层表面的第二栅极层105；位于所述衬底100上的隔离层108；位于源漏区101内和隔离层108内的插塞107。

所述半导体结构中，所述第一栅极结构和所述第二栅极结构分别控制不同的器件，具有不同的功能。所述插塞107用于将所述源漏区101与半导体结构的电路电连接，在垂直于所述衬底表面的方向上，所述插塞107与所述第二栅极结构的距离较近，所述插塞107与所述第一栅极结构的距离较远。

在所述半导体结构的电路导通时，电压是从第二栅极结构向第一栅极结构的方向加载，所述第二栅极结构与所述插塞107的距离近，因此所述插塞107与所述第二栅极结构的电流路径较短，从而所述电路中的电阻较小，则所述电路中的电流较大；所述第一栅极结构与所述插塞107的距离远，因此所述插塞107与所述第一栅极结构的电流路径较长，从而所述电路中的电阻较大，则所述电路中的电流较小。所述第一栅极结构控制的器件电流小，所述第二栅极结构控制的器件电流大，所述半导体结构上下器件的电流不均衡，一方面，在对所述半导体结构进行静电的可靠性测试时，所述第二栅极结构控制的器件对静电的耐受能力差于所述第一栅极结构控制的器件对静电的耐受能力，因此会导致半导体结构性能失效；另一方面，所述第二栅极结构控制的器件电流大，从而所述第二栅极结构控制的器件容易耗尽使用寿命，使得所述半导体结构性能失效。

为了解决上述问题，本发明技术方案提供一种半导体结构及其形成方法，通过在所述第一栅极结构和第二栅极结构环绕的纳米线内掺杂不同的离子，以及通过形成不同的功函数层在所述第一栅极结构和第二栅极结构内，使得所述第一栅极结构控制的电路电流增大，使得所述第一栅极结构控制的电路电流减小，从而使得所述第一栅极结构控制的电路电流与所述第二栅极结构控制的电路电流大小达到相对均衡的状态，从而提升了所述半导体结构的性能。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图10是本发明一实施例中半导体结构形成过程的剖面结构示意图。

首先，提供衬底，所述衬底上具有鳍部结构，所述鳍部结构包括沟道区、源区和漏区，所述沟道区位于所述源区和所述漏区之间，所述沟道区包括第一纳米线和位于第一纳米线上的第二纳米线，所述第一纳米线内具有第一阈值电压调节离子，所述第二纳米线内具有第二阈值电压调节离子，所述第一纳米线和衬底以及源区和漏区之间具有第一开口，所述第二纳米线和第一纳米线以及源区和漏区之间具有第二开口。具体的形成过程请参考图2至图7。

请参考图2和图3，图3为图2沿剖面线AA’方向的结构示意图，提供衬底200，在所述衬底200上形成沟道区。

所述沟道区包括多层堆叠的鳍部单元，所述鳍部单元包括牺牲层和位于牺牲层顶部的初始纳米线，所述牺牲层和初始纳米线的材料不同。

在本实施例中，所述沟道区包括第一鳍部单元和位于第一鳍部单元上的第二鳍部单元。所述第一鳍部单元包括位于衬底200上的第一牺牲层201和位于第一牺牲层201顶部的初始第一纳米线202；所述第二鳍部单元包括位于初始第一纳米线202上的第二牺牲层203和位于第二牺牲层203顶部的初始第二纳米线204。

在本实施例中，所述衬底200的材料为硅。在其他实施例中，所述衬底的材料包括硅锗、锗、绝缘体上硅或者绝缘体上锗。

形成所述第一鳍部单元和第二鳍部单元的方法包括：在所述衬底200上形成第一牺牲材料层(未图示)；在所述第一牺牲材料层上形成第一纳米线材料层(未图示)；在所述第一纳米线材料层上形成第二牺牲材料层(未图示)；在所述第二牺牲材料层上形成第二纳米线材料层(未图示)；在所述第二纳米线材料层上形成第一掩膜层(未图示)；以所述第一掩膜层为掩膜刻蚀所述纳米线材料层和牺牲材料层，直至暴露出所述衬底200表面，使所述第一牺牲材料层形成第一牺牲层201，使所述第一纳米线材料层形成初始第一纳米线202，使所述第二牺牲材料层形成第二牺牲层203，使所述第二纳米线材料层形成初始第二纳米线204，形成所述沟道区。

所述牺牲层和所述纳米线的材料不同。具体的，所述第一牺牲层201和第二牺牲层203的材料为单晶硅或单晶锗硅；所述初始第一纳米线202和初始第二纳米线204的材料为单晶硅或单晶锗硅。

在本实施例中，所述第一牺牲层201和第二牺牲层203的材料为硅锗；所述初始第一纳米线202和初始第二纳米线204的材料为单晶硅。

所述牺牲层和所述纳米线的材料不同，使得所述牺牲层和纳米线具有不同的刻蚀选择比，则后续去除牺牲层时，对纳米线的损伤较小。

请继续参考图3，形成所述沟道区后，在所述衬底200上形成第一隔离层205，所述第一隔离层205覆盖部分所述第一牺牲层201侧壁表面。

所述第一隔离层205用于电隔离后续形成的栅极结构与所述衬底200，避免所述半导体结构的性能受到损伤。

请参考图4和图5，图5为图4沿剖面线BB’方向的结构示意图，在所述衬底200上形成伪栅极结构，所述伪栅极结构横跨所述沟道区；在所述伪栅极结构侧壁、所述第一牺牲层201两侧以及所述第二牺牲层203两侧形成侧墙208。

所述伪栅极结构包括伪栅介质层206和位于伪栅介质层206上的伪栅极层207。

所述伪栅极结构的形成方法包括：在所述衬底200上形成覆盖所述沟道区的伪栅介质膜(未图示)，在所述伪栅介质膜表面形成伪栅极膜(未图示)；在所述伪栅极膜上形成第二掩膜层(未图示)，所述第二掩膜层定义出伪栅极结构的位置和尺寸；以所述第二掩膜层为掩膜，刻蚀所述伪栅介质膜和伪栅极膜，直至暴露出所述沟道区顶部表面，在所述沟道区上形成伪栅极结构。

在本实施例中，刻蚀所述伪栅介质膜和伪栅极膜的工艺包括干法刻蚀工艺。

在本实施例中，所述伪栅介质层206的材料包括氧化硅。

形成所述伪栅介质膜的工艺包括化学气相沉积工艺、原子层沉积工艺或者热氧化工艺。

在本实施例中，所述伪栅极层207的材料包括多晶硅。

形成所述伪栅极膜的工艺包括物理气相沉积工艺。

在本实施例中，所述伪栅极结构还包括位于所述伪栅极层207顶部表面的保护层(未图示)，所述保护层用于在形成源区和漏区时保护所述伪栅极层207，同时作为后续平坦化初始第二隔离层时的停止层。

所述保护层的材料包括氧化硅或氮化硅。在本实施例中，所述保护层的材料包括氮化硅。

所述侧墙208的形成方法包括：形成所述伪栅极结构之后，去除部分第一牺牲层201和第二牺牲层203，使所述第一牺牲层201相对于初始第一纳米线202的侧壁向内凹陷，使所述第二牺牲层203相对于初始第二纳米线204的侧壁向内凹陷；去除部分第一牺牲层201和第二牺牲层203之后，在所述伪栅极结构侧壁以及所述沟道区侧壁形成侧墙材料膜(未图示)；回刻蚀所述侧墙材料膜，直至暴露出所述初始第一纳米线202侧壁表面和所述初始第二纳米线204的侧壁表面，在所述伪栅极结构侧壁、所述第一牺牲层201两侧以及所述第二牺牲层203两侧形成侧墙208。

去除部分所述第一牺牲层201和第二牺牲层203，使所述第一牺牲层201相对于初始第一纳米线202的侧壁向内凹陷，使所述第二牺牲层203相对于初始第二纳米线204的侧壁向内凹陷，为在所述第一牺牲层201两侧以及所述第二牺牲层203两侧形成侧墙208提供空间。

在本实施例中，去除部分所述第一牺牲层201和第二牺牲层203的工艺包括湿法刻蚀工艺。

所述侧墙208的材料包括氧化硅、氮化硅或氮氧化硅。在本实施例中，所述侧墙208的材料包括氮化硅。

在本实施例中，形成所述侧墙材料膜的工艺包括化学气相沉积工艺或原子层沉积工艺。

请参考图6和图7，图7为图6沿剖面线CC’方向上的结构示意图，在所述衬底200上形成源区209和漏区210，所述源区209和漏区210位于所述沟道区两侧；形成源区209和漏区210之后，去除所述伪栅极结构；去除所述伪栅极结构之后，去除所述第一牺牲层201和第二牺牲层203。

所述源区209和漏区210的形成方法包括：在所述伪栅极结构和侧墙208两侧的鳍部结构内形成凹槽(未图示)；形成凹槽后，在凹槽内形成源区209和漏区210。

所述源区209和漏区210采用外延生长工艺形成。

所述源区209和漏区210内具有源漏离子。在所述源区209和漏区210内掺杂源漏离子的工艺为原位掺杂工艺。

当所述半导体器件为P型器件时，所述源区209和漏区210的材料包括：硅、锗或硅锗，所述源漏离子为P型离子，所述P型离子包括硼离子、BF^2-离子或铟离子。

当所述半导体器件为N型器件时，所述源区209和漏区210的材料包括：硅、砷化镓或铟镓砷，所述源漏离子为N型离子，所述N型离子包括磷离子或砷离子。

在其他实施例中，所述源区209和漏区210采用离子注入工艺形成。

请继续参考图6和图7，在形成所述源区209和漏区210之后，在所述衬底200上和鳍部结构上形成第二隔离层214，所述第二隔离层214覆盖所述伪栅极结构侧壁且暴露出伪栅极结构的顶部表面。

所述第二隔离层214用于实现半导体器件之间的电隔离。

所述第二隔离层214的形成方法包括：在源区209和漏区210、伪栅极结构、侧墙208上形成初始第二隔离层(未图示)，所述初始第二隔离层覆盖所述伪栅极结构的顶部表面和侧壁表面；平坦化所述初始第二隔离层，直至暴露出所述伪栅极结构顶部的伪栅保护层的顶部表面，形成第二隔离层214。

所述第二隔离层214顶部表面与所述伪栅极结构顶部表面齐平。

在本实施例中，所述第二隔离层214的材料包括氧化硅。

在本实施例中，平坦化所述初始第二隔离层的工艺包括化学机械抛光工艺。

请继续参考图6和图7，在形成所述第二隔离层214之后，去除所述伪栅极结构，在所述初始第二纳米线204上形成顶部开口213；去除所述伪栅极结构之后，去除所述第一牺牲层201和第二牺牲层203，在所述初始第一纳米线202和衬底200以及源区209和漏区210之间形成第一开口211，在所述初始第二纳米线204和初始第一纳米线202以及源区209和漏区210之间形成第二开口212。

所述初始第一纳米线202作为后续在第一开口内形成的第一栅极结构的沟道。

所述初始第二纳米线202作为后续在第二开口内形成的第二栅极结构的沟道。

去除所述伪栅极结构的步骤包括：去除所述伪栅极层207；去除所述伪栅极层207之后，去除所述伪栅介质层206。

去除所述伪栅极层207的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

去除所述伪栅介质层206的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

去除所述伪栅极结构之后，暴露出所述第一牺牲层201和第二牺牲层203。

去除所述第一牺牲层201和第二牺牲层203的工艺包括湿法刻蚀工艺。

由于所述纳米线与所述牺牲层的材料不同，使得所述湿法刻蚀工艺的刻蚀液对所述纳米线和牺牲层具有不同的刻蚀选择比。所述刻蚀液用于去除所述第一牺牲层201和第二牺牲层203，因此，所述刻蚀剂对所述初始第一纳米线202和初始第二纳米线204的刻蚀速率较慢，则对所述初始第一纳米线202和初始第二纳米线204的损伤较小。

请参考图8，在所述初始第一纳米线202内掺杂第一阈值电压调节离子，形成第一纳米线230；在所述初始第二纳米线204内掺杂第二阈值电压调节离子，形成第二纳米线240。

在本实施例中，所述第一阈值电压调节离子和所述第二阈值电压调节离子的类型相反。

当所述半导体结构为N型器件时，所述第一阈值电压调节离子类型为N型，所述第二阈值电压调节离子类型为P型。

当所述半导体结构为P型器件时，所述第一阈值电压调节离子为P型，所述第二阈值电压调节离子类型为N型。

所述P型离子包括硼离子、BF^2-离子或铟离子。

所述N型离子包括磷离子或砷离子。

所述第一阈值电压调节离子的类型与所述半导体结构的类型相同，则所述第一阈值电压调节离子能够增加所述第一纳米线内的电子流通数量，使得所述第一栅极结构控制的电路电流增大；所述第二阈值电压调节离子的类型与所述第一阈值电压调节离子的类型相反，则所述第二阈值电压调节离子能够减少所述第二纳米线内的电子流通数量，使得所述第二栅极结构控制的电路电流减小，从而使得所述第一栅极结构控制的电路电流与所述第二栅极结构控制的电路电流大小达到相对均衡的状态，避免所述第一栅极结构控制的电路电流与所述第二栅极结构控制的电路电流大小差异较大，使得所述半导体结构可靠性下降的情况，从而提升了所述半导体结构的性能。

在本实施例中，在所述初始第一纳米线202内掺杂第一阈值电压调节离子的工艺包括离子注入工艺；在所述初始第二纳米线204内掺杂第二阈值电压调节离子的工艺包括离子注入工艺。

所述掺杂第一阈值电压调节离子和掺杂第二阈值电压调节离子的注入顺序不分先后。

所述第一阈值电压调节离子的注入方法包括：在所述初始第二纳米线204表面形成第三掩膜层；以所述第三掩膜层为掩膜，对所述初始第一纳米线202进行离子注入，形成第一纳米线230。

在本实施例中，所述第一阈值电压调节离子浓度范围为5.0E17原子每立方厘米～7.0E19原子每立方厘米。

所述第二阈值电压调节离子的注入方法包括：在所述第一纳米线230表面形成第四掩膜层；以所述第四掩膜层为掩膜，对所述初始第二纳米线204进行离子注入，形成第二纳米线240。

在本实施例中，所述第二阈值电压调节离子浓度范围为0～4.0E19原子每立方厘米。

在其他实施例中，所述第一阈值电压调节离子和所述第二阈值电压调节离子的类型相同。所述第一阈值电压调节离子和所述第二阈值电压调节离子的浓度不同。

请参考图9，形成所述第一纳米线230和第二纳米线240之后，在所述第一开口211内形成第一栅极结构，在所述第二开口212和顶部开口213内形成第二栅极结构。

所述第一栅极结构横跨所述第一纳米线230且环绕所述第一纳米线230。

所述第二栅极结构横跨所述第二纳米线240且环绕所述第二纳米线240。

所述第一栅极结构包括第一栅介质层(未标示)、位于第一栅介质层上的第一功函数层215以及位于第一功函数层215上的第一栅极层216。

所述第二栅极结构包括第二栅介质层(未标示)、位于第二栅介质层上的第二功函数层217以及位于第二功函数层217上的第二栅极层218。

在本实施例中，所述第一栅极结构和第二栅极结构同时形成。

在其他实施例中，所述第一功函数层和第二功函数层不同时形成。

所述第一栅极结构和所述第二栅极结构的形成方法包括：在所述衬底200表面、第一开口211内壁、第二开口212内壁以及顶部开口213内壁形成栅介质材料层(未图示)；在所述栅介质材料层表面形成功函数材料层(未图示)；在所述功函数材料层表面形成栅极材料层(未图示)，所述栅极材料层填充满所述第一开口211、第二开口212以及顶部开口213；平坦化所述栅极材料层、功函数材料层以及栅介质材料层，直至暴露出所述第二隔离层214表面，形成所述第一栅极结构和所述第二栅极结构。

所述第一栅介质层和第二栅介质层的材料相同。所述第一栅介质层和第二栅介质层的材料为高K(大于3.9)材料，所述高K材料包括氧化铪或氧化铝。

所述第一栅介质层和第二栅介质层的形成工艺包括化学气相沉积工艺或原子层沉积工艺。

在本实施例中，所述第一栅介质层和第二栅介质层的形成工艺包括原子层沉积工艺。所述原子层沉积工艺能够形成厚度较薄、均匀性好且结构致密的栅介质层。

所述第一功函数层215和所述第二功函数层217的材料相同。当所述半导体结构为P型器件时，所述第一功函数层215和所述第二功函数层217的材料包括氮化钽或氮化铝；当所述半导体结构为N型器件时，所述第一功函数层215和所述第二功函数层217的材料包括钛铝。

所述第一功函数层215和所述第二功函数层217的形成工艺包括化学气相沉积工艺或原子层沉积工艺。

在本实施例中，所述第一功函数层215和所述第二功函数层217的形成工艺包括原子层沉积工艺。所述原子层沉积工艺能够形成厚度较薄、均匀性好且结构致密的功函数层。

所述第一栅极层216和第二栅极层218的材料相同。所述第一栅极层216和第二栅极层218的材料包括金属，所述金属包括钨。

所述第一栅极层216和第二栅极层218的形成工艺包括物理气相沉积工艺。

请参考图10，形成第一栅极结构和所述第二栅极结构之后，在所述第二隔离层214和第二栅极结构表面形成第三隔离层219；在所述第三隔离层219内、所述第二隔离层214内以及源区209内形成源插塞220，在所述第三隔离层219内、所述第二隔离层214内以及漏区210内形成漏插塞221。

所述第三隔离层219用于保护所述栅极结构避免在形成源插塞和漏插塞的过程中受到损伤，同时所述第三隔离层219和第二隔离层214共同为所述源插塞和漏插塞提供结构支持。

在本实施例中，所述第三隔离层219的材料包括氧化硅。

所述源插塞220和漏插塞221同时形成。

所述源插塞220和漏插塞221的形成方法包括：在所述第三隔离层219表面形成第五掩膜层(未图示)，所述第五掩膜层暴露出部分所述第三隔离层219表面；以所述第五掩膜层为掩膜刻蚀所述第三隔离层219、所述第二隔离层214以及源区209和漏区210，在所述第三隔离层219内、所述第二隔离层214内以及源区209内和漏区210内形成凹槽(未图示)；在所述凹槽内形成插塞材料层(未图示)；平坦化所述插塞材料层，直至暴露出所述第三隔离层219表面，形成所述源插塞220和漏插塞221。

在本实施例中，刻蚀所述第三隔离层219、所述第二隔离层214以及源区209和漏区210的工艺包括干法刻蚀工艺。

在本实施例中，平坦化所述插塞材料层的工艺包括化学机械抛光工艺。

至此，形成的半导体结构，所述第一栅极结构控制的电路电流与所述第二栅极结构控制的电路电流大小达到相对均衡，从而提升了所述半导体结构的性能。

相应的，本发明实施例还提供一种采用上述方法形成的半导体结构，请继续参考图10，包括：

衬底200，位于衬底200上的鳍部结构，所述鳍部结构包括沟道区、源区209和漏区210，所述沟道区位于所述源区209和漏区210之间，所述沟道区包括第一纳米线230和位于第一纳米线230上的第二纳米线240，所述第一纳米线230内具有第一阈值电压调节离子，所述第二纳米线240内具有第二阈值电压调节离子，所述第一纳米线230和衬底200以及源区209和漏区210之间具有第一开口，所述第二纳米线240和第一纳米线230以及源区209和漏区210之间具有第二开口；

位于所述第一开口内且横跨所述第一纳米线230的第一栅极结构，所述第一栅极结构环绕所述第一纳米线230；

位于所述第二开口内且横跨所述第二纳米线240的第二栅极结构，所述第二栅极结构环绕所述第二纳米线240。

所述第一阈值电压离子和所述第二阈值电压离子的类型相反；或者，所述第一阈值电压调节离子和所述第二阈值电压调节离子的类型相同，所述第一阈值电压调节离子的浓度大于所述第二阈值电压调节离子的浓度。

图11是本发明另一实施例中半导体结构形成过程的剖面结构示意图。

请参考图11，图11为在图6基础上的结构示意图，在所述初始第一纳米线202内掺杂第一阈值电压调节离子，形成第一纳米线330；在所述初始第二纳米线204内掺杂第二阈值电压调节离子，形成第二纳米线340。

在本实施例中，所述第一阈值电压调节离子和所述第二阈值电压调节离子的类型相同。

当所述半导体结构为N型器件时，所述第一阈值电压调节离子和所述第二阈值电压调节离子类型为N型。所述N型离子包括磷离子或砷离子。

当所述半导体结构为P型器件时，所述第一阈值电压调节离子和所述第二阈值电压调节离子类型为P型。所述P型离子包括硼离子、BF^2-离子或铟离子。

在本实施例中，所述第一阈值电压调节离子的浓度大于所述第二阈值电压调节离子的浓度。

所述第一阈值电压调节离子的浓度大于所述第二阈值电压调节离子的浓度，则所述第一阈值电压调节离子增大所述第一纳米线内的电子流通数量的程度大，使得所述第一栅极结构控制的电路电流增大幅度大；所述第二阈值电压调节离子增大所述第二纳米线内的电子流通数量的程度较小，使得所述第二栅极结构控制的电路电流增大幅度轻微，从而使得所述第一栅极结构控制的电路电流与所述第二栅极结构控制的电路电流大小达到相对均衡的状态，避免所述第一栅极结构控制的电路电流与所述第二栅极结构控制的电路电流大小差异较大，使得所述半导体结构可靠性下降的情况，从而提升了所述半导体结构的性能。

在本实施例中，所述第一阈值电压调节离子的浓度范围为1.5E18原子每立方厘米～1.0E20原子每立方厘米；所述第二阈值电压调节离子的浓度范围为0～8.0E19原子每立方厘米。

在本实施例中，在所述初始第一纳米线202内掺杂第一阈值电压调节离子的工艺包括离子注入工艺；在所述初始第二纳米线204内掺杂第二阈值电压调节离子的工艺包括离子注入工艺。

所述掺杂第一阈值电压调节离子和掺杂第二阈值电压调节离子的注入顺序不分先后。

所述第一阈值电压调节离子的注入方法包括：在所述初始第二纳米线204表面形成第六掩膜层；以所述第六掩膜层为掩膜，对所述初始第一纳米线202进行离子注入，形成第一纳米线330。

所述第二阈值电压调节离子的注入方法包括：在所述第一纳米线330表面形成第七掩膜层；以所述第七掩膜层为掩膜，对所述初始第二纳米线204进行离子注入，形成第二纳米线340。

接下来，在所述第一开口211内形成第一栅极结构，在所述第二开口212和顶部开口213内形成第二栅极结构；形成第一栅极结构和所述第二栅极结构之后，在所述第二隔离层214和第二栅极结构表面形成第三隔离层；在所述第三隔离层内、所述第二隔离层214内以及源区209内形成源插塞，在所述第三隔离层内、所述第二隔离层214内以及漏区210内形成漏插塞。具体形成过程的步骤、工艺以及材料请参考图9和图10，在此不再赘述。

图12是本发明另一实施例中半导体结构形成过程的剖面结构示意图。

请参考图12，图12为在图8基础上的示意图，形成所述第一纳米线230和第二纳米线240之后，在所述第一开口211内形成第一栅极结构，在所述第二开口212和顶部开口213内形成第二栅极结构。

所述第一栅极结构横跨所述第一纳米线230且环绕所述第一纳米线230。

所述第二栅极结构横跨所述第二纳米线240且环绕所述第二纳米线240。

所述第一栅极结构包括第一栅介质层(未标示)、位于第一栅介质层上的第一功函数层315以及位于第一功函数层315上的第一栅极层316。

所述第二栅极结构包括第二栅介质层(未标示)、位于第二栅介质层上的第二功函数层317以及位于第二功函数层317上的第二栅极层318。

在本实施例中，所述第二功函数层317与所述第一功函数层315不同。

在本实施例中，所述第二功函数层317与所述第一功函数层315的类型相同，所述第一功函数层315的厚度大于所述第二功函数层317的厚度。

所述第一功函数层315的厚度大于所述第二功函数层317的厚度，则所述第一功函数层315能够大幅减小所述第一栅极结构的开启电压，所述第二功函数层317减小所述第二栅极结构开启电压的效果轻微，使得在同样的电压下，所述第一栅极结构控制的电路电流较大，所述第二栅极结构控制的电路电流较小。在所述第一阈值调节离子和第二阈值调节离子的共同作用下，使得所述第一栅极结构控制的电路电流与所述第二栅极结构控制的电路电流大小能更好地达到相对均衡的状态，从而提升了所述半导体结构的性能。

当所述半导体结构为N型器件时，所述第一功函数层的材料和所述第二功函数层的材料为N型功函数材料；所述N型功函数材料包括钛铝。

所述半导体结构为P型器件时，所述第一功函数层的材料和所述第二功函数层的材料为P型功函数材料；所述P型功函数材料包括氮化钽或氮化铝。

在本实施例中，所述第一栅介质层和第二栅介质层同时形成；所述第一栅极层316和第二栅极层318同时形成。

所述第一栅极结构和所述第二栅极结构的形成方法包括：在所述衬底200表面、第一开口211内壁、第二开口212内壁以及顶部开口213内壁形成栅介质材料层(未图示)；在所述栅介质材料层表面形成初始功函数材料层(未图示)；在所述第一开口211内和所述第一纳米线230上形成第八掩膜层(未图示)；以所述第八掩膜层为掩膜去除第二纳米线240表面的部分初始功函数材料层，形成所述第二功函数层317和所述第一功函数层315；在所述第二功函数层317和所述第一功函数层315表面形成栅极材料层(未图示)，所述栅极材料层填充满所述第一开口211、第二开口212以及顶部开口213；平坦化所述栅极材料层、功函数材料层以及栅介质材料层，直至暴露出所述第二隔离层214表面，形成所述第一栅极结构和所述第二栅极结构。

在本实施例中，所述第一功函数层315的厚度范围为25埃～120埃：所述第二功函数层317的厚度范围为0～100埃。

在本实施例中，去除部分所述初始功函数材料层的工艺包括湿法刻蚀工艺。所述湿法刻蚀工艺具有各向同性，能够使得形成的第二功函数层317厚度均匀。

所述第一功函数层315和所述第二功函数层317的形成工艺包括化学气相沉积工艺或原子层沉积工艺。

在本实施例中，所述第一功函数层315和所述第二功函数层317的形成工艺包括原子层沉积工艺。所述原子层沉积工艺能够形成厚度较薄、均匀性好且结构致密的功函数层。

所述第一栅介质层和第二栅介质层的材料相同。所述第一栅介质层和第二栅介质层的材料为高K(大于3.9)材料，所述高K材料包括氧化铪或氧化铝。

所述第一栅介质层和第二栅介质层的形成工艺包括化学气相沉积工艺或原子层沉积工艺。

在本实施例中，所述第一栅介质层和第二栅介质层的形成工艺包括原子层沉积工艺。所述原子层沉积工艺能够形成厚度较薄、均匀性好且结构致密的栅介质层。

所述第一栅极层316和第二栅极层318的材料相同。所述第一栅极层316和第二栅极层318的材料包括金属，所述金属包括钨。

所述第一栅极层316和第二栅极层318的形成工艺包括物理气相沉积工艺。

接下来，在所述第二隔离层214和第二栅极结构表面形成第三隔离层；在所述第三隔离层内、所述第二隔离层214内以及源区209内形成源插塞，在所述第三隔离层内、所述第二隔离层214内以及漏区210内形成漏插塞。具体形成过程的步骤、工艺以及材料请参考图10，在此不再赘述。

图13是本发明另一实施例中半导体结构形成过程的剖面结构示意图。

请参考图13，图13为在图8基础上的示意图，形成所述第一纳米线230和第二纳米线240之后，在所述第一开口211内形成第一栅极结构，在所述第二开口212和顶部开口213内形成第二栅极结构。

所述第一栅极结构横跨所述第一纳米线230且环绕所述第一纳米线230。

所述第二栅极结构横跨所述第二纳米线240且环绕所述第二纳米线240。

所述第一栅极结构包括第一栅介质层(未标示)、位于第一栅介质层上的第一功函数层415以及位于第一功函数层415上的第一栅极层416。

所述第二栅极结构包括第二栅介质层(未标示)、位于第二栅介质层上的第二功函数层417以及位于第二功函数层417上的第二栅极层418。

在本实施例中，所述第二功函数层417与所述第一功函数层415不同。

在本实施例中，所述第二功函数层417与所述第一功函数层415的类型相反。

当所述半导体结构为N型器件时，所述第一功函数层415的材料为N型功函数材料，所述第二功函数层417的材料为P型功函数材料。

当所述半导体结构为P型器件时，所述第一功函数层415的材料为P型功函数材料，所述第二功函数层417的材料为N型功函数材料。

所述P型功函数材料包括氮化钽或氮化铝；所述N型功函数材料包括钛铝。

所述第二功函数层417与所述第一功函数层415的类型相反，则所述第一功函数层415能够减小所述第一栅极结构的开启电压，所述第二功函数层417能够增大所述第二栅极结构的开启电压，从而在同样的电压下，所述第一栅极结构控制的电路电流较大，所述第二栅极结构控制的电路电流较小。在所述第一阈值调节离子和第二阈值调节离子的共同作用下，使得所述第一栅极结构控制的电路电流与所述第二栅极结构控制的电路电流大小能更好地达到相对均衡的状态，从而提升了所述半导体结构的性能。

在本实施例中，所述第一功函数层415的厚度范围为30埃～130埃；所述第二功函数层417的厚度范围为0～20埃。

在本实施例中，所述第一栅极结构还包括预设功函数层(未图示)，所述第一功函数层415位于所述预设功函数层上；所述第二栅极结构还包括预设功函数层，所述第二功函数层417位于所述预设功函数层上。

所述预设功函数层的材料类型与所述半导体结构的器件类型相同。当所述半导体结构为P型器件时，所述预设功函数层的材料为P型功函数材料；当所述半导体结构为N型器件时，所述预设功函数层的材料为N型功函数材料。

所述预设功函数层减小所述第一栅极结构和所述第二栅极结构的开启电压，使得所述半导体结构整体的性能得到提升。

在其他实施例中，能够不形成所述预设功函数层。

在本实施例中，所述第一栅介质层和第二栅介质层同时形成；所述第一栅极层416和第二栅极层418同时形成。

所述第一栅极结构和所述第二栅极结构的形成方法包括：在所述衬底200表面、第一开口211内壁、第二开口212内壁以及顶部开口213内壁形成栅介质材料层(未图示)；在所述栅介质材料层表面形成预设功函数层(未图示)；在所述预设功函数层上形成第一功函数材料层(未图示)；去除第二纳米线240表面的第一功函数材料层，在所述第一纳米线230表面形成第一功函数层415；在所述第一功函数层415表面和所述第二纳米线240表面形成第二功函数材料层(未图示)；去除所述第一功函数层415表面的第二功函数材料层，在所述第二纳米线240表面形成第二功函数层417；在所述第二功函数层417和所述第一功函数层415表面形成栅极材料层(未图示)，所述栅极材料层填充满所述第一开口211、第二开口212以及顶部开口213；平坦化所述栅极材料层、功函数材料层以及栅介质材料层，直至暴露出所述第二隔离层214表面，形成所述第一栅极结构和所述第二栅极结构。

在本实施例中，所述第一功函数材料层和所述第二功函数材料层具有较大的刻蚀选择比，从而能够在去除第一功函数材料层时对所述第二功函数材料层损伤较小，在去除第二功函数材料层时对所述第一功函数材料层损伤较小。

在本实施例中，所述预设功函数层的材料与所述第一功函数材料层的材料相同。

在本实施例中，去除所述第一功函数材料层的工艺包括湿法刻蚀工艺；去除所述第二功函数材料层的工艺包括湿法刻蚀工艺。

所述湿法刻蚀工艺具有各向同性，能够使得所述功函数材料层能够去除干净。

所述第一功函数材料层的形成工艺包括化学气相沉积工艺或原子层沉积工艺。在本实施例中，所述第一功函数材料层的形成工艺包括原子层沉积工艺。所述原子层沉积工艺能够形成厚度较薄、均匀性好且结构致密的功函数层。

所述第二功函数材料层的形成工艺包括化学气相沉积工艺或原子层沉积工艺。在本实施例中，所述第二功函数材料层的形成工艺包括原子层沉积工艺。所述原子层沉积工艺能够形成厚度较薄、均匀性好且结构致密的功函数层。

所述第一栅介质层和第二栅介质层的材料相同。所述第一栅介质层和第二栅介质层的材料为高K(大于3.9)材料，所述高K材料包括氧化铪或氧化铝。

所述第一栅介质层和第二栅介质层的形成工艺包括化学气相沉积工艺或原子层沉积工艺。

在本实施例中，所述第一栅介质层和第二栅介质层的形成工艺包括原子层沉积工艺。所述原子层沉积工艺能够形成厚度较薄、均匀性好且结构致密的栅介质层。

所述第一栅极层416和第二栅极层418的材料相同。所述第一栅极层416和第二栅极层418的材料包括金属，所述金属包括钨。

所述第一栅极层416和第二栅极层418的形成工艺包括物理气相沉积工艺。

接下来，在所述第二隔离层214和第二栅极结构表面形成第三隔离层；在所述第三隔离层内、所述第二隔离层214内以及源区209内形成源插塞，在所述第三隔离层内、所述第二隔离层214内以及漏区210内形成漏插塞。具体形成过程的步骤、工艺以及材料请参考图10，在此不再赘述。

图14是本发明另一实施例中半导体结构形成过程的剖面结构示意图。

请参考图14，图14为在图11基础上的结构示意图，形成所述第一纳米线330和第二纳米线340之后，在所述第一开口211内形成第一栅极结构，在所述第二开口212和顶部开口213内形成第二栅极结构。

所述第一栅极结构横跨所述第一纳米线330且环绕所述第一纳米线330。

所述第二栅极结构横跨所述第二纳米线340且环绕所述第二纳米线340。

所述第一栅极结构包括第一栅介质层(未标示)、位于第一栅介质层上的第一功函数层515以及位于第一功函数层515上的第一栅极层516。

所述第二栅极结构包括第二栅介质层(未标示)、位于第二栅介质层上的第二功函数层517以及位于第二功函数层517上的第二栅极层518。

在本实施例中，所述第二功函数层517与所述第一功函数层515不同。

在本实施例中，所述第二功函数层517与所述第一功函数层515的类型相同，所述第一功函数层515的厚度大于所述第二功函数层517的厚度。

所述第一功函数层515的厚度大于所述第二功函数层517的厚度，则所述第一功函数层515能够大幅减小所述第一栅极结构的开启电压，所述第二功函数层517减小所述第二栅极结构开启电压的效果轻微，使得在同样的电压下，所述第一栅极结构控制的电路电流较大，所述第二栅极结构控制的电路电流较小。在所述第一阈值调节离子和第二阈值调节离子的共同作用下，使得所述第一栅极结构控制的电路电流与所述第二栅极结构控制的电路电流大小能更好地达到相对均衡的状态，从而提升了所述半导体结构的性能。

当所述半导体结构为N型器件时，所述第一功函数层的材料和所述第二功函数层的材料为N型功函数材料；所述N型功函数材料包括钛铝。

所述半导体结构为P型器件时，所述第一功函数层的材料和所述第二功函数层的材料为P型功函数材料；所述P型功函数材料包括氮化钽或氮化钽。

在本实施例中，所述第一功函数层515的厚度范围为25埃～120埃；所述第二功函数层517的厚度范围为0～100埃。

在本实施例中，所述第一栅介质层和第二栅介质层同时形成；所述第一栅极层516和第二栅极层518同时形成。

所述第一栅极结构和所述第二栅极结构的形成方法包括：在所述衬底200表面、第一开口211内壁、第二开口212内壁以及顶部开口213内壁形成栅介质材料层(未图示)；在所述栅介质材料层表面形成初始功函数材料层(未图示)；在所述第一开口211内和所述第一纳米线330上形成第九掩膜层(未图示)；以所述第九掩膜层为掩膜去除第二纳米线340表面的部分初始功函数材料层，形成所述第二功函数层517和所述第一功函数层515；在所述第二功函数层517和所述第一功函数层515表面形成栅极材料层(未图示)，所述栅极材料层填充满所述第一开口211、第二开口212以及顶部开口213；平坦化所述栅极材料层、功函数材料层以及栅介质材料层，直至暴露出所述第二隔离层214表面，形成所述第一栅极结构和所述第二栅极结构。

在本实施例中，去除部分所述初始功函数材料层的工艺包括湿法刻蚀工艺。所述湿法刻蚀工艺具有各向同性，能够使得形成的第二功函数层517厚度均匀。

所述第一功函数层515和所述第二功函数层517的形成工艺包括化学气相沉积工艺或原子层沉积工艺。

在本实施例中，所述第一功函数层515和所述第二功函数层517的形成工艺包括原子层沉积工艺。所述原子层沉积工艺能够形成厚度较薄、均匀性好且结构致密的功函数层。

所述第一栅介质层和第二栅介质层的材料相同。所述第一栅介质层和第二栅介质层的材料为高K(大于3.9)材料，所述高K材料包括氧化铪或氧化铝。

所述第一栅介质层和第二栅介质层的形成工艺包括化学气相沉积工艺或原子层沉积工艺。

在本实施例中，所述第一栅介质层和第二栅介质层的形成工艺包括原子层沉积工艺。所述原子层沉积工艺能够形成厚度较薄、均匀性好且结构致密的栅介质层。

所述第一栅极层516和第二栅极层518的材料相同。所述第一栅极层516和第二栅极层518的材料包括金属，所述金属包括钨。

所述第一栅极层516和第二栅极层518的形成工艺包括物理气相沉积工艺。

接下来，在所述第二隔离层214和第二栅极结构表面形成第三隔离层；在所述第三隔离层内、所述第二隔离层214内以及源区209内形成源插塞，在所述第三隔离层内、所述第二隔离层214内以及漏区210内形成漏插塞。具体形成过程的步骤、工艺以及材料请参考图10，在此不再赘述。

图15是本发明另一实施例中半导体结构形成过程的剖面结构示意图。

请参考图15，图15为在图11基础上的结构示意图，形成所述第一纳米线330和第二纳米线340之后，在所述第一开口211内形成第一栅极结构，在所述第二开口212和顶部开口213内形成第二栅极结构。

所述第一栅极结构横跨所述第一纳米线330且环绕所述第一纳米线330。

所述第二栅极结构横跨所述第二纳米线340且环绕所述第二纳米线340。

所述第一栅极结构包括第一栅介质层(未标示)、位于第一栅介质层上的第一功函数层615以及位于第一功函数层615上的第一栅极层616。

所述第二栅极结构包括第二栅介质层(未标示)、位于第二栅介质层上的第二功函数层617以及位于第二功函数层617上的第二栅极层618。

在本实施例中，所述第二功函数层617与所述第一功函数层615不同。

在本实施例中，所述第二功函数层617与所述第一功函数层615的类型相反。

当所述半导体结构为N型器件时，所述第一功函数层615的材料为N型功函数材料，所述第二功函数层617的材料为P型功函数材料。

当所述半导体结构为P型器件时，所述第一功函数层615的材料为P型功函数材料，所述第二功函数层617的材料为N型功函数材料。

所述P型功函数材料包括氮化钽或氮化钽；所述N型功函数材料包括钛铝。

所述第二功函数层617与所述第一功函数层615的类型相反，则所述第一功函数层615能够减小所述第一栅极结构的开启电压，所述第二功函数层617能够增大所述第二栅极结构的开启电压，从而在同样的电压下，所述第一栅极结构控制的电路电流较大，所述第二栅极结构控制的电路电流较小。在所述第一阈值调节离子和第二阈值调节离子的共同作用下，使得所述第一栅极结构控制的电路电流与所述第二栅极结构控制的电路电流大小能更好地达到相对均衡的状态，从而提升了所述半导体结构的性能。

在本实施例中，所述第一功函数层615的厚度范围为30埃～130埃；所述第二功函数层617的厚度范围为0～20埃。

在本实施例中，所述第一栅极结构还包括预设功函数层(未图示)，所述第一功函数层615位于所述预设功函数层上；所述第二栅极结构还包括预设功函数层，所述第二功函数层617位于所述预设功函数层上。

所述预设功函数层的材料类型与所述半导体结构的器件类型相同。当所述半导体结构为P型器件时，所述预设功函数层的材料为P型功函数材料；当所述半导体结构为N型器件时，所述预设功函数层的材料为N型功函数材料。

所述预设功函数层减小所述第一栅极结构和所述第二栅极结构的开启电压，使得所述半导体结构整体的性能得到提升。

在其他实施例中，能够不形成所述预设功函数层。

在本实施例中，所述第一栅介质层和第二栅介质层同时形成；所述第一栅极层616和第二栅极层618同时形成。

所述第一栅极结构和所述第二栅极结构的形成方法包括：在所述衬底200表面、第一开口211内壁、第二开口212内壁以及顶部开口213内壁形成栅介质材料层(未图示)；在所述栅介质材料层表面形成预设功函数层(未图示)；在所述预设功函数层上形成第一功函数材料层(未图示)；去除第二纳米线340表面的第一功函数材料层，在所述第一纳米线330表面形成第一功函数层615；在所述第一功函数层615表面和所述第二纳米线340表面形成第二功函数材料层(未图示)；去除所述第一功函数层615表面的第二功函数材料层，在所述第二纳米线340表面形成第二功函数层617；在所述第二功函数层617和所述第一功函数层615表面形成栅极材料层(未图示)，所述栅极材料层填充满所述第一开口211、第二开口212以及顶部开口213；平坦化所述栅极材料层、功函数材料层以及栅介质材料层，直至暴露出所述第二隔离层214表面，形成所述第一栅极结构和所述第二栅极结构。

在本实施例中，所述第一功函数材料层和所述第二功函数材料层具有较大的刻蚀选择比，从而能够在去除第一功函数材料层时对所述第二功函数材料层损伤较小，在去除第二功函数材料层时对所述第一功函数材料层损伤较小。

在本实施例中，所述预设功函数层的材料与所述第一功函数材料层的材料相同。

在本实施例中，去除所述第一功函数材料层的工艺包括湿法刻蚀工艺；去除所述第二功函数材料层的工艺包括湿法刻蚀工艺。

所述湿法刻蚀工艺具有各向同性，能够使得所述功函数材料层能够去除干净。

所述第一功函数材料层的形成工艺包括化学气相沉积工艺或原子层沉积工艺。在本实施例中，所述第一功函数材料层的形成工艺包括原子层沉积工艺。所述原子层沉积工艺能够形成厚度较薄、均匀性好且结构致密的功函数层。

所述第二功函数材料层的形成工艺包括化学气相沉积工艺或原子层沉积工艺。在本实施例中，所述第二功函数材料层的形成工艺包括原子层沉积工艺。所述原子层沉积工艺能够形成厚度较薄、均匀性好且结构致密的功函数层。

所述第一栅介质层和第二栅介质层的材料相同。所述第一栅介质层和第二栅介质层的材料为高K(大于3.9)材料，所述高K材料包括氧化铪或氧化铝。

所述第一栅介质层和第二栅介质层的形成工艺包括化学气相沉积工艺或原子层沉积工艺。

在本实施例中，所述第一栅介质层和第二栅介质层的形成工艺包括原子层沉积工艺。所述原子层沉积工艺能够形成厚度较薄、均匀性好且结构致密的栅介质层。

所述第一栅极层616和第二栅极层618的材料相同。所述第一栅极层616和第二栅极层618的材料包括金属，所述金属包括钨。

所述第一栅极层616和第二栅极层618的形成工艺包括物理气相沉积工艺。

接下来，在所述第二隔离层214和第二栅极结构表面形成第三隔离层；在所述第三隔离层内、所述第二隔离层214内以及源区209内形成源插塞，在所述第三隔离层内、所述第二隔离层214内以及漏区210内形成漏插塞。具体形成过程的步骤、工艺以及材料请参考图10，在此不再赘述。

图16至图20是本发明另一实施例中半导体结构形成过程的剖面结构示意图。

请参考图16，提供衬底300，在所述衬底300上形成沟道区。

所述沟道区包括多层堆叠的鳍部单元，所述鳍部单元包括牺牲层和位于牺牲层顶部的初始纳米线，所述牺牲层和初始纳米线的材料不同。

在本实施例中，所述沟道区包括第三鳍部单元和位于第三鳍部单元上的第四鳍部单元。所述第三鳍部单元包括位于衬底300上的第三牺牲层301和位于第三牺牲层301顶部的第三纳米线302；所述第四鳍部单元包括位于第三纳米线302上的第四牺牲层303和位于第四牺牲层303顶部的第四纳米线304。

在本实施例中，所述衬底300的材料为硅。在其他实施例中，所述衬底的材料包括硅锗、锗、绝缘体上硅或者绝缘体上锗。

形成所述第一鳍部单元和第二鳍部单元的方法包括：在所述衬底300上形成第三牺牲材料层(未图示)；在所述第三牺牲材料层上形成第三纳米线材料层(未图示)；在所述第三纳米线材料层上形成第四牺牲材料层(未图示)；在所述第四牺牲材料层上形成第四纳米线材料层(未图示)；在所述第四纳米线材料层上形成第一图形化层(未图示)；以所述第一图形化层为掩膜刻蚀所述纳米线材料层和牺牲材料层，直至暴露出所述衬底300表面，使所述第三牺牲材料层形成第三牺牲层301，使所述第三纳米线材料层形成第三纳米线302，使所述第四牺牲材料层形成第四牺牲层303，使所述第四纳米线材料层形成第四纳米线304，形成所述沟道区。

所述牺牲层和所述纳米线的材料不同。具体的，所述第三牺牲层301和第四牺牲层303的材料为单晶硅或单晶锗硅；所述第三纳米线302和第四纳米线304的材料为单晶硅或单晶锗硅。

在本实施例中，所述第三牺牲层301和第四牺牲层303的材料为硅锗；所述第三纳米线302和第四纳米线304的材料为单晶硅。

所述牺牲层和所述纳米线的材料不同，使得所述牺牲层和纳米线具有不同的刻蚀选择比，则后续去除牺牲层时，对纳米线的损伤较小。

请继续参考图16，形成所述沟道区后，在所述衬底300上形成第一隔离层(未图示)，所述第一隔离层覆盖部分所述第三牺牲层301侧壁表面。

所述第一隔离层用于电隔离后续形成的栅极结构与所述衬底300，避免所述半导体结构的性能受到损伤。

请参考图17，在所述衬底300上形成伪栅极结构，所述伪栅极结构横跨所述沟道区；在所述伪栅极结构侧壁、所述第三牺牲层301两侧以及所述第四牺牲层303两侧形成侧墙308。

所述伪栅极结构包括伪栅介质层306和位于伪栅介质层306上的伪栅极层207。

所述伪栅极结构的形成方法包括：在所述衬底300上形成覆盖所述沟道区的伪栅介质膜(未图示)，在所述伪栅介质膜表面形成伪栅极膜(未图示)；在所述伪栅极膜上形成第二图形化层(未图示)，所述第二图形化层定义出伪栅极结构的位置和尺寸；以所述第二图形化层为掩膜，刻蚀所述伪栅介质膜和伪栅极膜，直至暴露出所述沟道区顶部表面，在所述沟道区上形成伪栅极结构。

在本实施例中，刻蚀所述伪栅介质膜和伪栅极膜的工艺包括干法刻蚀工艺。

在本实施例中，所述伪栅介质层的材料包括氧化硅。

形成所述伪栅介质膜的工艺包括化学气相沉积工艺、原子层沉积工艺或者热氧化工艺。

在本实施例中，所述伪栅极层的材料包括多晶硅。

形成所述伪栅极膜的工艺包括物理气相沉积工艺。

在本实施例中，所述伪栅极结构还包括位于所述伪栅极层307顶部表面的保护层(未图示)，所述保护层用于在形成源区和漏区时保护所述伪栅极层，同时作为后续平坦化初始第二隔离层时的停止层。

所述保护层的材料包括氧化硅或氮化硅。在本实施例中，所述保护层的材料包括氮化硅。

所述侧墙308的形成方法包括：形成所述伪栅极结构之后，去除部分第三牺牲层301和第四牺牲层303，使所述第三牺牲层301相对于第三纳米线302的侧壁向内凹陷，使所述第四牺牲层303相对于第四纳米线304的侧壁向内凹陷；去除部分第三牺牲层301和第四牺牲层303之后，在所述伪栅极结构侧壁以及所述沟道区侧壁形成侧墙材料膜(未图示)；回刻蚀所述侧墙材料膜，直至暴露出所述第三纳米线302侧壁表面和所述第四纳米线304的侧壁表面，在所述伪栅极结构侧壁、所述第三牺牲层301两侧以及所述第四牺牲层303两侧形成侧墙308。

去除部分所述第三牺牲层301和第四牺牲层303，使所述第三牺牲层301相对于第三纳米线302的侧壁向内凹陷，使所述第四牺牲层303相对于第四纳米线304的侧壁向内凹陷，为在所述第三牺牲层301两侧以及所述第四牺牲层303两侧形成侧墙308提供空间。

在本实施例中，去除部分所述第三牺牲层301和第四牺牲层303的工艺包括湿法刻蚀工艺。

所述侧墙308的材料包括氧化硅、氮化硅或氮氧化硅。在本实施例中，所述侧墙308的材料包括氮化硅。

在本实施例中，形成所述侧墙材料膜的工艺包括化学气相沉积工艺或原子层沉积工艺。

请参考图18，在所述衬底300上形成源区309和漏区310，所述源区309和漏区310位于所述沟道区两侧；形成源区309和漏区310之后，去除所述伪栅极结构；去除所述伪栅极结构之后，去除所述第三牺牲层301和第四牺牲层303。

所述源区309和漏区310的形成方法包括：在所述伪栅极结构和侧墙308两侧的鳍部结构内形成凹槽(未图示)；形成凹槽后，在凹槽内形成源区309和漏区310。

所述源区309和漏区310采用外延生长工艺形成。

所述源区309和漏区310内具有源漏离子。在所述源区309和漏区310内掺杂源漏离子的工艺为原位掺杂工艺。

当所述半导体器件为P型器件时，所述源区309和漏区310的材料包括：硅、锗或硅锗，所述源漏离子为P型离子，所述P型离子包括硼离子、BF^2-离子或铟离子。

当所述半导体器件为N型器件时，所述源区309和漏区310的材料包括：硅、砷化镓或铟镓砷，所述源漏离子为N型离子，所述N型离子包括磷离子或砷离子。

在其他实施例中，所述源区309和漏区310采用离子注入工艺形成。

请继续参考图18，在形成所述源区309和漏区310之后，在所述衬底300上和鳍部结构上形成第二隔离层314，所述第二隔离层314覆盖所述伪栅极结构侧壁且暴露出伪栅极结构的顶部表面。

所述第二隔离层314用于实现半导体器件之间的电隔离。

所述第二隔离层314的形成方法包括：在源区309和漏区310、伪栅极结构、侧墙208上形成初始第二隔离层(未图示)，所述初始第二隔离层覆盖所述伪栅极结构的顶部表面和侧壁表面；平坦化所述初始第二隔离层，直至暴露出所述伪栅极结构顶部的伪栅保护层的顶部表面，形成第二隔离层314。

所述第二隔离层314顶部表面与所述伪栅极结构顶部表面齐平。

在本实施例中，所述第二隔离层314的材料包括氧化硅。

在本实施例中，平坦化所述初始第二隔离层的工艺包括化学机械抛光工艺。

请继续参考图18，在形成所述第二隔离层314之后，去除所述伪栅极结构，在所述第四纳米线304上形成顶部开口313；去除所述伪栅极结构之后，去除所述第三牺牲层301和第四牺牲层303，在所述第三纳米线302和衬底300以及源区309和漏区310之间形成第三开口311，在所述第四纳米线304和第三纳米线302以及源区309和漏区310之间形成第四开口312。

所述第三纳米线302作为后续在第三开口内形成的第三栅极结构的沟道。

所述第四纳米线304作为后续在第四开口内形成的第四栅极结构的沟道。

去除所述伪栅极结构的步骤包括：去除所述伪栅极层307；去除所述伪栅极层307之后，去除所述伪栅介质层306。

去除所述伪栅极层307的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

去除所述伪栅介质层306的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

去除所述伪栅极结构之后，暴露出所述第三牺牲层301和第四牺牲层303。

去除所述第三牺牲层301和第四牺牲层303的工艺包括湿法刻蚀工艺。

由于所述纳米线与所述牺牲层的材料不同，使得所述湿法刻蚀工艺的刻蚀液对所述纳米线和牺牲层具有不同的刻蚀选择比。所述刻蚀液用于去除所述第三牺牲层301和第四牺牲层303，因此，所述刻蚀剂对所述第四纳米线304和第三纳米线302的刻蚀速率较慢，则对所述第四纳米线304和第三纳米线302的损伤较小。

在另一实施例中，还包括：在所述第三纳米线302内掺杂第三阈值电压调节离子，在所述第四纳米线304内掺杂第四阈值电压调节离子。所述阈值电压调节离子的掺杂类型、方法和具体的工艺过程请参考图8和图11所述，在此不再赘述。

请参考图19，在所述第三开口311内形成第三栅极结构，在所述第四开口312和顶部开口313内形成第四栅极结构。

所述第三栅极结构横跨所述第三纳米线302且环绕所述第三纳米线302。

所述第四栅极结构横跨所述第四纳米线304且环绕所述第四纳米线304。

所述第三栅极结构包括第三栅介质层(未标示)、位于第三栅介质层上的第三功函数层715以及位于第三功函数层715上的第三栅极层716。

所述第四栅极结构包括第四栅介质层(未标示)、位于第四栅介质层上的第四功函数层717以及位于第四功函数层717上的第四栅极层718。

在本实施例中，所述第四功函数层717与所述第三功函数层715不同。

在本实施例中，所述第四功函数层717与所述第三功函数层715的类型相同，所述第三功函数层715的厚度大于所述第四功函数层717的厚度。

所述第三功函数层715的厚度大于所述第四功函数层717的厚度，则所述第三功函数层715能够大幅减小所述第一栅极结构的开启电压，所述第四功函数层717减小所述第二栅极结构开启电压的效果轻微，使得在同样的电压下，所述第一栅极结构控制的电路电流较大，所述第二栅极结构控制的电路电流较小，使得所述第一栅极结构控制的电路电流与所述第二栅极结构控制的电路电流大小能更好地达到相对均衡的状态，从而提升了所述半导体结构的性能。

当所述半导体结构为N型器件时，所述第三功函数层的材料和所述第四功函数层的材料为N型功函数材料；所述N型功函数材料包括氮化钽或氮化铝。

所述半导体结构为P型器件时，所述第三功函数层的材料和所述第四功函数层的材料为P型功函数材料；所述P型功函数材料包括钛铝。

在本实施例中，所述第三功函数层715的厚度范围为25埃～120埃；所述第四功函数层717的厚度范围为0～100埃。

在本实施例中，所述第三栅介质层和第四栅介质层同时形成；所述第三栅极层716和第四栅极层718同时形成。

所述第三栅极结构和所述第四栅极结构的形成方法包括：在所述衬底300表面、第三开口311内壁、第四开口312内壁以及顶部开口313内壁形成栅介质材料层(未图示)；在所述栅介质材料层表面形成初始功函数材料层(未图示)；在所述第三开口311内和所述第三纳米线302上形成图形化层(未图示)；以所述图形化层为掩膜去除第四纳米线304表面的部分初始功函数材料层，形成所述第四功函数层717和所述第三功函数层715；在所述第四功函数层717和所述第三功函数层715表面形成栅极材料层(未图示)，所述栅极材料层填充满所述第三开口311、第四开口312以及顶部开口313；平坦化所述栅极材料层、功函数材料层以及栅介质材料层，直至暴露出所述第二隔离层314表面，形成所述第一栅极结构和所述第二栅极结构。

在本实施例中，去除部分所述初始功函数材料层的工艺包括湿法刻蚀工艺。所述湿法刻蚀工艺具有各向同性，能够使得形成的第二功函数层717厚度均匀。

所述第三功函数层715和所述第四功函数层717的形成工艺包括化学气相沉积工艺或原子层沉积工艺。

在本实施例中，所述第三功函数层715和所述第四功函数层717的形成工艺包括原子层沉积工艺。所述原子层沉积工艺能够形成厚度较薄、均匀性好且结构致密的功函数层。

所述第三栅介质层和第四栅介质层的材料相同。所述第三栅介质层和第四栅介质层的材料为高K(大于3.9)材料，所述高K材料包括氧化铪或氧化铝。

所述第三栅介质层和第四栅介质层的形成工艺包括化学气相沉积工艺或原子层沉积工艺。

在本实施例中，所述第三栅介质层和第四栅介质层的形成工艺包括原子层沉积工艺。所述原子层沉积工艺能够形成厚度较薄、均匀性好且结构致密的栅介质层。

所述第三栅极层716和第四栅极层718的材料相同。所述第三栅极层716和第四栅极层718的材料包括金属，所述金属包括钨。

所述第三栅极层716和第四栅极层718的形成工艺包括物理气相沉积工艺。

请参考图20，形成第三栅极结构和所述第四栅极结构之后，在所述第二隔离层314和第四栅极结构表面形成第三隔离层319；在所述第三隔离层319内、所述第二隔离层314内以及源区309内形成源插塞320，在所述第三隔离层319内、所述第二隔离层314内以及漏区310内形成漏插塞321。

所述第三隔离层319用于保护所述栅极结构避免在形成源插塞和漏插塞的过程中受到损伤，同时所述第三隔离层319和第二隔离层314共同为所述源插塞和漏插塞提供结构支持。

在本实施例中，所述第三隔离层319的材料包括氧化硅。

所述源插塞320和漏插塞321同时形成。

所述源插塞320和漏插塞321的形成方法包括：在所述第三隔离层319表面形成图形化层(未图示)，所述图形化层暴露出部分所述第三隔离层319表面；以所述图形化层为掩膜刻蚀所述第三隔离层319、所述第二隔离层314以及源区309和漏区310，在所述第三隔离层319内、所述第二隔离层314内以及源区309内和漏区310内形成凹槽(未图示)；在所述凹槽内形成插塞材料层(未图示)；平坦化所述插塞材料层，直至暴露出所述第三隔离层319表面，形成所述源插塞320和漏插塞321。

在本实施例中，刻蚀所述第三隔离层319、所述第二隔离层314以及源区309和漏区310的工艺包括干法刻蚀工艺。

在本实施例中，平坦化所述插塞材料层的工艺包括化学机械抛光工艺。

至此，形成的半导体结构，所述第三栅极结构控制的电路电流与所述第四栅极结构控制的电路电流大小达到相对均衡，从而提升了所述半导体结构的性能。

相应的，本发明实施例还提供一种采用上述方法形成的半导体结构，请继续参考图20，包括：

衬底300，所述衬底300上具有鳍部结构，所述鳍部结构包括沟道区、源区309和漏区310，所述沟道区位于所述源区309和漏区310之间，所述沟道区包括第三纳米线302和位于第三纳米线302上的第四纳米线304，所述第三纳米线302和衬底300以及源区309和漏区310之间具有第三开口，所述第四纳米线304和第三纳米线302以及源区309和漏区310之间具有第四开口；

位于所述第三开口内且横跨所述第三纳米线302的第三栅极结构，所述第三栅极结构环绕所述第三纳米线302，所述第三栅极结构包括第三功函数层715；

位于所述第四开口内且横跨所述第四纳米线304的第四栅极结构，所述第四栅极结构环绕所述第四纳米线304，所述第四栅极结构包括第四功函数层717，所述第四功函数层717与所述第三功函数层715不同；

所述第三功函数层715和所述第四功函数层717的类型相同，所述第三功函数层715的厚度大于所述第四功函数层717；或者，所述第三功函数层715和所述第四功函数层717的类型相反。

图21是本发明另一实施例中半导体结构形成过程的剖面结构示意图。

请参考图21，图21为在图18基础上的结构示意图，在所述第三开口311内形成第三栅极结构，在所述第四开口312和顶部开口313内形成第四栅极结构。

所述第三栅极结构横跨所述第三纳米线302且环绕所述第三纳米线302。

所述第四栅极结构横跨所述第四纳米线304且环绕所述第四纳米线304。

所述第三栅极结构包括第三栅介质层(未标示)、位于第三栅介质层上的第三功函数层815以及位于第三功函数层815上的第三栅极层816。

所述第四栅极结构包括第四栅介质层(未标示)、位于第四栅介质层上的第四功函数层817以及位于第四功函数层817上的第四栅极层818。

在本实施例中，所述第四功函数层817与所述第三功函数层815不同。

在本实施例中，所述第四功函数层817与所述第三功函数层815的类型相反。

当所述半导体结构为N型器件时，所述第三功函数层8155的材料为N型功函数材料，所述第四功函数层817的材料为P型功函数材料。

当所述半导体结构为P型器件时，所述第三功函数层815的材料为P型功函数材料，所述第四功函数层817的材料为N型功函数材料。

所述P型功函数材料包括氮化钽或氮化钽；所述N型功函数材料包括钛铝。

所述第四功函数层817与所述第三功函数层815的类型相反，则所述第三功函数层815能够减小所述第三栅极结构的开启电压，所述第四功函数层817能够增大所述第四栅极结构的开启电压，从而在同样的电压下，所述第三栅极结构控制的电路电流较大，所述第四栅极结构控制的电路电流较小，使得所述第三栅极结构控制的电路电流与所述第四栅极结构控制的电路电流大小能更好地达到相对均衡的状态，从而提升了所述半导体结构的性能。

在本实施例中，所述第三功函数层815的厚度范围为30埃～130埃；所述第四功函数层817的厚度范围为0～20埃。

在本实施例中，所述第三栅极结构还包括预设功函数层(未图示)，所述第三功函数层815位于所述预设功函数层上；所述第四栅极结构还包括预设功函数层，所述第四功函数层817位于所述预设功函数层上。

所述预设功函数层的材料类型与所述半导体结构的器件类型相同。当所述半导体结构为P型器件时，所述预设功函数层的材料为P型功函数材料；当所述半导体结构为N型器件时，所述预设功函数层的材料为N型功函数材料。

所述预设功函数层减小所述第三栅极结构和所述第四栅极结构的开启电压，使得所述半导体结构整体的性能得到提升。

在其他实施例中，能够不形成所述预设功函数层。

在本实施例中，所述第三栅介质层和第四栅介质层同时形成；所述第三栅极层816和第四栅极层818同时形成。

所述第三栅极结构和所述第四栅极结构的形成方法包括：在所述衬底300表面、第三开口311内壁、第四开口312内壁以及顶部开口313内壁形成栅介质材料层(未图示)；在所述栅介质材料层表面形成预设功函数层(未图示)；在所述预设功函数层上形成第三功函数材料层(未图示)；去除第四纳米线304表面的第三功函数材料层，在所述第三纳米线302表面形成第三功函数层815；在所述第三功函数层815表面和所述第四纳米线304表面形成第四功函数材料层(未图示)；去除所述第三功函数层815表面的第四功函数材料层，在所述第四纳米线304表面形成第四功函数层817；在所述第四功函数层817和所述第三功函数层815表面形成栅极材料层(未图示)，所述栅极材料层填充满所述第三开口311、第四开口312以及顶部开口313；平坦化所述栅极材料层、功函数材料层以及栅介质材料层，直至暴露出所述第二隔离层314表面，形成所述第三栅极结构和所述第四栅极结构。

在本实施例中，所述第三功函数材料层和所述第四功函数材料层具有较大的刻蚀选择比，从而能够在去除第三功函数材料层时对所述第四功函数材料层损伤较小，在去除第四功函数材料层时对所述第三功函数材料层损伤较小。

在本实施例中，所述预设功函数层的材料与所述第三功函数材料层的材料相同。

在本实施例中，去除所述第三功函数材料层的工艺包括湿法刻蚀工艺；去除所述第四功函数材料层的工艺包括湿法刻蚀工艺。

所述湿法刻蚀工艺具有各向同性，能够使得所述功函数材料层能够去除干净。

所述第三功函数材料层的形成工艺包括化学气相沉积工艺或原子层沉积工艺。在本实施例中，所述第三功函数材料层的形成工艺包括原子层沉积工艺。所述原子层沉积工艺能够形成厚度较薄、均匀性好且结构致密的功函数层。

所述第四功函数材料层的形成工艺包括化学气相沉积工艺或原子层沉积工艺。在本实施例中，所述第四功函数材料层的形成工艺包括原子层沉积工艺。所述原子层沉积工艺能够形成厚度较薄、均匀性好且结构致密的功函数层。

所述第三栅介质层和第四栅介质层的材料相同。所述第三栅介质层和第四栅介质层的材料为高K(大于3.9)材料，所述高K材料包括氧化铪或氧化铝。

所述第三栅介质层和第四栅介质层的形成工艺包括化学气相沉积工艺或原子层沉积工艺。

在本实施例中，所述第三栅介质层和第四栅介质层的形成工艺包括原子层沉积工艺。所述原子层沉积工艺能够形成厚度较薄、均匀性好且结构致密的栅介质层。

所述第三栅极层816和第四栅极层818的材料相同。所述第三栅极层816和第四栅极层818的材料包括金属，所述金属包括钨。

所述第三栅极层816和第四栅极层818的形成工艺包括物理气相沉积工艺。

接下来，在所述第二隔离层314和第四栅极结构表面形成第三隔离层；在所述第三隔离层内、所述第二隔离层314内以及源区309内形成源插塞，在所述第三隔离层内、所述第二隔离层314内以及漏区310内形成漏插塞。具体形成过程的步骤、工艺以及材料请参考图20，在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。