阅读说明：本技术 半导体元件 (Semiconductor device with a plurality of semiconductor chips ) 是由 林时彦 陈冠超 陈璿安 李伦铭 于 2020-01-22 设计创作，主要内容包括：一种半导体元件,包含基板、半导体二维材料层、导电二维材料层、栅极介电层,及栅极电极。半导体二维材料层配置于基板上方。导电二维材料层沿着半导体二维材料层延伸,其中导电二维材料层包含四族元素。栅极介电层沿着半导体二维材料层的沟道区域延伸。栅极电极配置于栅极介电层上。(A semiconductor device includes a substrate, a semiconductor two-dimensional material layer, a conductive two-dimensional material layer, a gate dielectric layer, and a gate electrode. The semiconductor two-dimensional material layer is arranged above the substrate. The conductive two-dimensional material layer extends along the semiconductor two-dimensional material layer, wherein the conductive two-dimensional material layer comprises a group IV element. The gate dielectric layer extends along a channel region of the semiconductor two-dimensional material layer. The gate electrode is disposed on the gate dielectric layer.)

半导体元件

技术领域

本揭露是关于一种半导体元件。

背景技术

半导体集成电路工业历经了快速的成长。集成电路材料的科技进展与设计已产生不同世代的集成电路。每个世代相较于前一世代具有更小以及更复杂的电路。然而，这些进展也增加了集成电路在制造与处理上的复杂度。

在集成电路的演化中，功能密度(例如，每个芯片区域内的内连接元件数量)增加，然而尺寸(例如，可被用于生产制程的最小元件(或线))却越来越小。这个尺寸缩小的制程因为增加了制程效率以及降低相关开销，而提供了诸多好处。

然而，由于特征尺寸持续缩小，制造制程变得更难以进行。因此，生产具有小尺寸并可靠的半导体元件是一个挑战。

发明内容

本揭露的部分实施例为一种半导体元件，包含基板、半导体二维材料层、导电二维材料层、栅极介电层，及栅极电极。半导体二维材料层配置于基板上方。导电二维材料层沿着半导体二维材料层延伸，其中导电二维材料层包含四族元素。栅极介电层沿着半导体二维材料层的沟道区域延伸。栅极电极配置于栅极介电层上。

附图说明

阅读以下详细叙述并搭配对应的图式，可了解本揭露的实施例的多个态样。应注意，根据业界中的标准做法，多个特征并非按比例绘制。事实上，多个特征的尺寸可任意增加或减少以利于讨论的清晰性。

图1A至图8B为本揭露的部分实施例的制造半导体元件在不同阶段的示意图；

图9为本揭露的部分实施例的制造半导体元件的方法；

其中，符号说明：

100:基板 110:二维材料层

110SD:源/漏极区域 110CH:沟道区域

150:遮罩层 152:开口

154:开口 160:接触层

162:分离金属层 164:电极金属层

160A:第一部分/二维材料层 160B:第二部分

165A:源/漏极接触 165B:源/漏极接触

170:栅极介电层 180:栅极电极

S101-S108:方块 B-B:线。

具体实施方式

以下揭露提供众多不同的实施例或范例，用于实施本案提供的主要内容的不同特征。下文描述一特定范例的组件及配置以简化本揭露的实施例。当然，此范例仅为示意性，且并不拟定限制。举例而言，以下描述「第一特征形成在第二特征之上方或之上」，于实施例中可包括第一特征与第二特征直接接触，且亦可包括在第一特征与第二特征之间形成额外特征使得第一特征及第二特征无直接接触。此外，本揭露的实施例可在各范例中重复使用元件符号及/或字母。此重复的目的在于简化及厘清，且其自身并不规定所讨论的各实施例及/或配置之间的关系。

此外，空间相对术语，诸如「下方(beneath)」、「以下(below)」、「下部(lower)」、「上方(above)」、「上部(upper)」等等在本文中用于简化描述，以描述如附图中所图示的一个元件或特征结构与另一元件或特征结构的关系。除了描绘图示的方位外，空间相对术语也包含元件在使用中或操作下的不同方位。此设备可以其他方式定向(旋转90度或处于其他方位上)，而本案中使用的空间相对描述词可相应地进行解释。

图1A至图8B为本揭露的部分实施例的制造半导体元件在不同阶段的示意图。虽然图1A至图8B描述了一种方法，但应了解图1A至图8B的结构并不用于限制此方法，且可独立于此方法。虽然图1A至图8B描述了一系列操作，但应了解图1A至图8B的操作并不限制这些操作在其他实施例中的顺序可以交换，且此方法亦可应用于其他结构上。在其他实施例中，部分绘制及/或讨论的操作可以部分或完全的省略。

参照图1A和图1B，其中图1A为半导体元件的上视图，图1B为沿着图1A的线B-B的剖面图。初始结构包括基板100。在部分实施例中，基板100可为后续在图2A至图8B的特征提供机械及/或结构支撑。这些特征或结构可为半导体元件(例如，电晶体)的一部分，且可形成在基板100之上或上方。

基板100可为半导体基板。例如，基板100可包括蓝宝石(例如，结晶Al₂O₃)、大晶格或单晶层的蓝宝石，或是蓝宝石的涂布层。其他范例中，基板100可为蓝宝石基板，例如透明蓝宝石基板包括，例如α-Al₂O₃。其他范例半导体包括锗，亦可用于基板100。其他或此外，基板100包括化合物半导体例如碳化硅、砷化镓、铟化镓、砷化铟镓，及/或磷化铟。此外，基板100亦包括绝缘体上硅(SOI)结构。基板100亦可为其他适合的基板，其可包括在本揭露的实施例中且不限定于此。基板100可包括外延层及/或可受应力以增加效能。基板100亦可根据设计包括不同掺杂，例如P型基板及/或N型基板，以及包括掺杂阱例如P型阱或是N型阱。

参照图2A和图2B，其中图2A为半导体元件的上视图，图2B为沿着图2A的线B-B的剖面图。第一二维材料层110形成在基板100上。在部分实施例中，第一二维材料层110是直接接触基板100。此处，根据固态物理领域所广为接受的定义，「二维材料」是指包括由多个原子所组成的单层的结晶材料。根据广为接受的定义，「二维材料」亦可称为「单分子层」(monolayer)材料。在本揭露的实施例中，「二维材料」和「单分子层」可交替使用且解释上并无差别，除非特别指明。

第一二维材料层110可为二维材料，并具有适合的厚度。在部分实施例中，二维材料包括由原子组成的单层，此单层为其单分子层结构(monolayer structure)材料中的其中一层。因此二维材料的厚度是取决于单分子层的数目，其可为一层单分子层或是多于一层的单分子层。二维材料的邻近两层单分子层之间的耦接为范德华力(van der Waalsforces)，其中范德华力相较于单层单分子层之间的原子之间的化学键结是比较薄弱的。

由于第一二维材料层110是提供第二二维材料层(例如图5B的第二二维材料层160A)生长于其上。在部分实施例中，第一二维材料层110的上表面并没有垂直方向上的原子键结，或至少在第一二维材料层110的上表面用于形成第二二维材料层的部分没有垂直方向上的原子键结。

形成第一二维材料层110包括适合的制程，其根据特定的第一二维材料层110和基板100所决定。在部分实施例中，第一二维材料层110包括过渡金属二硫属化物(transitionmetal dichacogenide；TMD)单分子层材料。在部分实施例中，过渡金属二硫属化物单分子层包括一层的过渡金属原子夹在两层的硫族(chalcogen)原子之间。基板100可包括任何适合生长过渡金属二硫属化物于其上的基板。例如，基板100可选择为具有承受形成过渡金属二硫属化物于其上的潜在高温的能力。于部分实施例中，基板100为蓝宝石基板。

于部分实施例中，当第一二维材料层110为过渡金属二硫属化物单分子层时，过渡金属二硫属化物单分子层包括二硫化钼(molybdenum disulfide；MoS2)。二硫化钼可形成在基板100，例如蓝宝石基板，并使用适合的方法。例如，二硫化钼可用微机械剥离法(micromechanical exfoliation)并耦接到基板100上，或使用硫化预先沉积在基板100上的钼层。

在其他实施例中，当二硫化钼是用微机械剥离法形成时，第一二维材料层110先形成在另一基板上，接着转移至基板100。例如，于部分实施例中，二维材料层藉由化学气相沉积、溅镀，或原子层沉积形成在一第一基板上。一聚合物层，例如聚甲基丙烯酸甲酯(poly(methyl methacrylate)；PMMA)，接着形成在二维材料层上。在形成完聚合物层之后，样本被加热，例如将样本置放于热盘上。在加热之后，二维材料层的一个角落可从第一基板上剥离，例如使用镊子，而样本可被浸泡在溶液中以促进二维材料层薄膜和第一基板的分离。二维材料层和聚合物层被转移至基板100。接着使用适当的溶剂从二维材料层上移除聚合物层。

在其他实施例中，当二硫化钼是用硫化预先沉积在基板100上的钼层时，钼层可以通过适当方法，例如使用RF溅镀并配合钼靶材，以在基板100上形成钼层。在钼层沉积的期间，溅镀功率维持在约35W至约45W，背景压力维持在约4.5×10^-3torr至约5.5×10^-3torr，而氩气(Ar)流速为为35sccm至约45sccm。在钼层沉积后，蓝宝石基板100以及钼层自溅镀腔中移出并曝露在空气中。故，钼层将会被氧化并形成氧化钼。接着，央本被置放在热炉管中并执行硫化。在硫化之前，热炉管的管子被抽气至4.5×10^-3torr至约5.5×10^-3torr以自环境中抽离气体分子，例如氧气。在硫化过程中，作为携带气体(carrier gas)的氩气的流速为约40sccm至约200sccm，而炉管的压力为约0.1Torr至约10Torr。样本的成长温度维持在约400℃至约1200℃，其中硫粉配置于气流的上游。约0.5g至约2g的硫粉在气流中被加热至炉管上游的环境温度约120℃至约200℃。在高温成长的过程中，氧化钼分解以及硫化反应将会同时发生。如果背景的硫是足够的，则硫化反应将为主导的机制。大部分的氧化钼表面将会在短时间内被转换成硫化钼。在此步骤中，第一二维材料层110可被均匀地形成在大面积的基板100上。在部分实施例中，第一二维材料层110的面积范围自约0.1mm²至约50mm²。

在部分实施例中，形成第一二维材料层110亦包括对第一二维材料层110进行处理，以得到第一二维材料层110预期中的电性。这些处理包括薄化(即降低第一二维材料层110的厚度)、掺杂，或施加应力，以让第一二维材料层110表现得具有特定半导体特性，例如包括直接能隙(direct bandgap)。薄化第一二维材料层110可由不同适合的制程所达成，且可被包含在本揭露的实施例中。例如，等离子体干蚀刻，例如反应式离子蚀刻(reaction-ion etching；RIE)可被用于减少第一二维材料层110的单分子层的数目。

如此处所描述，第一二维材料层110的硫化钼薄膜具有半导体特性(故在本文中又可称为半导体二维材料层)在本文中做为示意性的范例。每个硫化钼层的单分子层厚度为约至约(例如)。在部分实施例中，第一二维材料层110的硫化钼薄膜的厚度小于1.5nm，即等于或小于两层单分子层的硫化钼。亦应了解其他过渡金属二硫属化物例如二硒化钼(molybdenum diselenide；MoSe2)或其他二维材料像是五族单分子层砷(As)和磷(α-P)都可作为第一二维材料层110的可能材料。

参照图3A和图3B，其中图3A为半导体元件的上视图，图3B为沿着图3A的线B-B的剖面图。第一二维材料层110经图案化。在部分实施例中，图案化制程包括光刻制程以及蚀刻制程，以移除第一二维材料层110的一部分。

参照图4A和图4B，其中图4A为半导体元件的上视图，图4B为沿着图4A的线B-B的剖面图。遮罩层150形成在基板100和第一二维材料层110上。在部分实施例中，遮罩层150经图案化而具有开口152和154，其曝露了第一二维材料层110的上表面的一部分。在部分实施例中，遮罩层150为光阻(photoresist)材料。在部分实施例中，第一二维材料层110的上表面经由开口152和154曝露的部分可称之为源/漏极区域110SD，而在源/漏极区域110SD之间的部分可称之为沟道区域110CH。

在部分实施例中，遮罩层150可藉由沉积光阻层于基板100上，藉由适合的制程例如旋涂技术，其包括了在涂布之后对光阻层进行烘烤。光阻层可包括正光阻材料或是负光阻材料。例如，光阻层可包括聚甲基丙烯酸甲酯。接着，对光阻层进行曝光。例如，经由具有预定图案(例如定义开口152和154的图案)的掩膜(photomask/reticle)，使光阻层被曝露在辐射能量，例如极紫外光辐射，接着产生形成光阻图案。辐射能量可以使用氟化氪(krypton fluoride；KrF)激光或氟化氩(argon fluoride；ArF)激光。接着，光阻层可进行后曝光烘烤制程。然后，光阻层经由适合的制程进行显影。例如，光阻层被曝露在显影剂中，例如四甲基氢氧化铵(tetramethylammonium hydroxide；TMAH)，以移除光阻层的部分来形成曝露第一二维材料层110的上表面的开口152和154。接着，可执行清洗制程，例如去离子水清洗。而图案化之后的光阻层即为遮罩层150。

参照图5A和图5B，其中图5A为半导体元件的上视图，图5B为沿着图5A的线B-B的剖面图。接触层160、分离金属层162，以及电极金属层164依序形成在开口152和154内。此外，接触层160、分离金属层162，以及电极金属层164也形成在遮罩层150的上表面上。

在部分实施例中，接触层160包括位于开口152和154内并沿着第一二维材料层110的源/漏极区域110SD延伸的第一部分160A，以及位于遮罩层150上并沿着遮罩层150的上表面延伸的第二部分160B。在部分实施例中，第一部分160A和第二部分160B由相同材料所组成，然而第一部分160A和第二部分160B具有不同的结晶结构。例如，接触层160的第一部分160A具有二维结构，而接触层160的第二部分160B具有三维结构。在部分实施例中，接触层160的第一部分160A比分离金属层162及电极金属层164还薄。在部分实施例中，接触层160的第一部分160A比第一二维材料层110还薄。此处，「三维结构」是指结构中具有三维维度中规律排列的原子，且可通过重复的单元来表示，其中单元意指可以用来表示完整的结晶结构的最小的三维重复单元。另一方面，「二维结构」则指结构中具有二维维度中规律排列的原子。

在部分实施例中，接触层160可藉由热蒸镀制程(hermal evaporation)形成。在热蒸镀制程期间，系统的压力维持在约5x10^-7torr至约7x10^-7 torr(例如，6x10^-7 torr)，且沉积速率为约/sec至约/sec(例如，/sec)。在部分实施例中，接触层160形成在温度约25℃(室温)至约500℃。如果温度高于500℃，则第一二维材料层110的二维结晶结构，例如硫化钼，可能因为高温而被破坏。此外，如果温度低于25℃，则第二二维材料层160的品质将不会令人满意。

在部分实施例中，接触层160可藉由分子束外延成长制程或电子枪蒸镀。样本可被移动至分子束外延系统中以形成接触层160。分子束外延在高真空或是极真空的环境下进行。分子束外延的沉积速率允许薄膜以外延的方式生长。这样沉积的速率需要相应较佳的真空环境以达到和其他沉积技术相同的掺杂等级。像是没有携带气体的极真空环境，也可以导致高纯度的成长薄膜。因此，藉由分子束外延制程，可以达成具有单一元素的接触层160。

在部分实施例中，第二二维材料层160A包括四族材料，例如锗(De)、锡(Sn)、铅(Pb)，等等。在部分实施例中，第二二维材料层160A的表现得像是拓扑绝缘体(topologicalinsulator)，但室温下在其边缘处具有超导特性。特别来说，锗烯(germanene)或是锡烯(stanene)分别为锗和锡的二维结构同素异形体(allotrope)。拓扑绝缘体的特性为，其内部表现得像是绝缘体，然而在其边界部分(例如，块体的表面或是薄膜的边缘)则具有导体特性，这意味着载子仅可沿着材料的边界移动。特别来说，在二维的锡(锡烯)表现的类似拓扑绝缘体，其室温下在锡烯的边缘具有超导特性，这让第二二维材料层160A可以做为源/漏极的可能材料(故本文中又可称为导电二维材料层)。在部分实施例中，第一二维材料层110和第二二维材料层160A具有不同材料。例如，第一二维材料层110可为硫化钼，而第二二维材料层160A可为锗烯、锡烯，或是其他四族元素的二维材料。

在部分实施例中，当第二二维材料层160A为锡烯时，第二二维材料层160A的每一个单分子层的厚度约为至约例如，经由高分解能透过型电子显微镜(HighResolution Transmission Electron Microscope；HRTEM)的探测，锡烯单分子层的厚度为约或者，锡烯单分子层的厚度可由X光绕射(X-ray diffusion；XRD)所探测的锡烯单分子层的曲线的两个峰值，并经由布拉格定律(Bragg's law；nλ＝2d sinθ)所推断，而推断出的锡烯单分子层的厚度为约在部分实施例中，锡烯的第二二维材料层160A的厚度小于约50nm，即等于或少于170层的锡烯单分子层。

在部分实施例中，当第二二维材料层160A为锗烯时，第二二维材料层160A的每一个单分子层的厚度约为至约例如，经由高分解能透过型电子显微镜的探测，锗烯单分子层的厚度为约或者，锗烯单分子层的厚度可由X光绕射(X-ray diffusion；XRD)所探测的锡烯单分子层的曲线的两个峰值，并经由布拉格定律(Bragg's law；nλ＝2dsinθ)所推断，而推断出的锗烯单分子层的厚度为约在部分实施例中，锗烯的第二二维材料层160A的厚度小于约50nm，即等于或少于150层的锗烯单分子层。

在部分实施例中，接触层160的第一部分160A倾向于在第一二维材料层110上形成具有二维结晶结构。由于二维材料沿着穿透面(即垂直于二维材料层最大表面的方向)的方向的层之间是由范德华力所耦接。故，在第一二维材料层110和接触层160的第一部分160A之间并没有化学键结。二维材料和另一层二维材料之间的范德华力并不会受到两个二维材料之间(例如第一二维材料层110和第二二维材料层160A)的晶格失配所影响。因此，这使得第二二维材料层160A可以大面积的形成在第一二维材料层110(例如硫化钼的二维材料)上。此外，也可以使用选择性成长的方式，例如分子束外延。

另一方面，由于遮罩层由聚合物材料，例如聚甲基丙烯酸甲酯，其非二维材料层。因此，接触层160的第二部分160B倾向于以三维结晶结构的型态形成在遮罩层上。在部分实施例中，第二部分160B包括四族材料如锗、锡、铅，等等。

在部分实施例中，分离金属层162是用于分离第二二维材料层160A和电极金属层164，使得电极金属层164不会接触第二二维材料层160A。在部分实施例中，如果分离金属层162省略了，则第二二维材料层160A将会延伸在电极金属层164上。然而，电极金属层164可能在沉积的时候和第二二维材料层160A形成合金，这可能会破坏第二二维材料层160A的二维结晶结构。而没有了二维结晶结构，接触电阻可能会增加至一个令人不满意的数值。因此，分离金属层162的材料的挑选为不会和第二二维材料层160A形成合金的材料。在部分实施例中，分离金属层162的材料为铝(Al)、铋(Bi)、镉(Cd)、铬(Cr)、铱(Ir)、铌(Nb)、钽(Ta)、碲(Te)、钨(W)，或其他适合金属。上述材料在沉积分离金属层162将不会和第二二维材料层160A形成合金。

在部分实施例中，电极金属层164可由适合的导电材料所形成，例如多晶硅、石墨稀，以及包括一层或多层的金属如铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钼(Mo)、镍(Ni)、锰(Mg)、银(Ag)、钯(Pd)、铼(Re)、铱(Ir)、钌(Ru)、铂(Pt)、锆(Zr)、氮化钽(TaN)、硅化镍(NiSi)、硅化钴(CoSi)、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他适合材料，或上述的组合。在其他实施例中，电极金属层164可能包括会和第二二维材料层160A形成合金的材料，例如铟(In)、铅(Pb)、铜(Cu)、银(Ag)、金(Au)、镍(Ni)、铂(Pt)、钴(Co)、铑(Rh)、铁(Fe)、钌(Ru)、锰(Mn)、钼(Mo)、钒(V)、钛(Ti)、锆(Zr)、铪(Hf)、镁(Mg)。在部分实施例中，电极金属层164可称为源/漏极接触。

在部分实施例中，分离金属层162和电极金属层164可由适当的制程形成，例如多腔物理气相沉积系统。在其他实施例中，低温溅镀可用于形成分离金属层162和电极金属层164。在部分实施例中，遮罩层150实质上厚于第二二维材料层160A、分离金属层162、和电极金属层164所组成的堆叠的厚度，使得开口152和154内的第二二维材料层160A、分离金属层162，和电极金属层164能和遮罩层150上的分离金属层162和电极金属层164分离。

参照图6A和图6B，其中图6A为半导体元件的上视图，图6B为沿着图6A的线B-B的剖面图。遮罩层150被移除，而第二二维材料层160A、分离金属层162、和电极金属层164留在第一二维材料层110的上表面。详细来说，接触层160的第二部分160B以及其上方的分离金属层162和电极金属层164连同遮罩层150一起被移除。在遮罩层150移除之后，形成了第一源/漏极接触165A和第二源/漏极接触165B。在部分实施例中，第一源/漏极接触165A和第二源/漏极接触165B分别包括了第二二维材料层160A、分离金属层162，和电极金属层164。

第一源/漏极接触165A和第二源/漏极接触165B的第二二维材料层160A和第一二维材料层110直接接触。在部分实施例中，第二二维材料层160A和第一二维材料层110之间的接触电阻小于金属和第一二维材料层110之间的接触电阻。因此，藉由使用具有二维材料层的源/漏极接触配置于由二维材料层的源/漏极区域上，源/漏极接触和源/漏极区域之间的接触电阻将会降低，并可增强元件的效能。

在部分实施例中，图5A至图6B的制程可以称为掀离(lift-off)制程。例如，基板100可以浸泡在适合的溶剂的容器中，此溶剂可和遮罩层150反应。遮罩层150膨胀、溶解，并留下第二二维材料层160A、分离金属层162，和电极金属层164于第一二维材料层110上。而完成的结构如第6A和6B图所示。

在部分实施例中，由于第二二维材料层160A、分离金属层162，和电极金属层164的图案是由相同遮罩层150所定义的，故第二二维材料层160A、分离金属层162，和电极金属层164的边缘(或侧壁)会实质上垂直的对齐且毗邻及共线。

任何残留的遮罩层150可选择性的经由其他溶剂或适合的等离子体化学物移除以控制缺陷的密度。适合的溶剂例如，二甲苯(xylene)以及甲基异丁基酮(methyl iso-butylketone；MIBK)。在部分实施例中，此制程可以在超音波浴中搭配搅动以改善掀离制程中不想要的金属化。

参照图7A和图7B，其中图7A为半导体元件的上视图，图7B为沿着图7A的线B-B的剖面图。栅极介电层170形成在第一二维材料层110的沟道区域110CH、第一源/漏极接触165A以及第二源/漏极接触165B上。在部分实施例中，栅极介电层170延伸于第一源/漏极接触165A以及第二源/漏极接触165B的上表面的一部分上，而曝露第一源/漏极接触165A以及第二源/漏极接触165B的上表面的另一部分。在部分实施例中，栅极介电层170延伸于第一源/漏极接触165A以及第二源/漏极接触165B的侧壁。在部分实施例中，栅极介电层170完全延伸于第一源/漏极接触165A以及第二源/漏极接触165B之间的第一二维材料层110的表面上。

栅极介电层170可由，例如，沉积介电材料层毯覆于基板100上，并执行图案化制程以移除部分的介电材料层。完成的结构如图7A和图7B所示。

栅极介电层170包括氧化硅、氮氧化硅、上述的组合，或其他适合的材料。在部分实施例中，栅极介电层170包括高介电常数材料(high-k)。高介电常数材料包括金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属氮氧化物、氧化铝、二氧化铪-铝(HfO2-Al₂O₃)合金、其他适合材料，或上述的组合。高介电常数材料包括氧化铪(HfO₂)、氧化硅铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)，或上述的组合。栅极介电层170可由化学气相沉积或其他适合的技术形成。

参照图8A和图8B，其中图8A为半导体元件的上视图，图8B为沿着图8A的线B-B的剖面图。栅极电极180形成在栅极介电层170上。栅极电极180可由导电材料形成包括多晶硅、石墨稀，以及金属一层或多层的金属如铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钼(Mo)、镍(Ni)、锰(Mg)、银(Ag)、钯(Pd)、铼(Re)、铱(Ir)、钌(Ru)、铂(Pt)、锆(Zr)、氮化钽(TaN)、硅化镍(NiSi)、硅化钴(CoSi)、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他适合材料，或上述的组合。栅极电极180可由一个或多个沉积制程形成，例如化学气相沉积、物理气相沉积、原子层沉积、溅镀、电镀，及/或其他适合的方法，并伴随着一个或多个蚀刻制程以图案化栅极电极180的沉积材料。

图9为本揭露的部分实施例的制造半导体元件的方法M1。虽然方法M1是由一系列操作或步骤来描述，然应了解此方法并没有限制操作或其顺序。因此，在部分实施例中，这些操作或步骤可以不同的顺序被执行，及/或同时地执行。此外，在部分实施例中，描述的操作或步骤可被切割为多个操作或步骤，其可在不同时间点或是相同时间点与其他操作或是子操作一起进行。在部分实施例中，描述的操作或步骤可被省略，或包括其他没有被描述的操作或步骤。

在方块S101中，提供包括基板的初始结构。图1A和图1B分别描述了方块S101的部分实施例的上视图和剖面图。

在方块S102中，形成第一二维材料层在基板上。图2A和图2B分别描述了方块S102的部分实施例的上视图和剖面图。

在方块S103中，图案化第一二维材料层。图3A和图3B分别描述了方块S103的部分实施例的上视图和剖面图。

在方块S104中，形成具有第一和第二开口的遮罩层于基板和第一二维材料层上。图4A和图4B分别描述了方块S103的部分实施例的上视图和剖面图。

在方块S105中，依序在第一和第二开口内形成第二二维材料层、分离金属层，和电极金属层。图5A和图5B分别描述了方块S105的部分实施例的上视图和剖面图。

在方块S106中，移除遮罩层以形成第一和第二源/漏极接触，其中第一和第二源/漏极接触各者分别包括第二二维材料层、分离金属层，和电极金属层。图6A和图6B分别描述了方块S106的部分实施例的上视图和剖面图。

在方块S107中，形成栅极介电层于第一二维材料层和第一和第二源/漏极接触上。图7A和图7B分别描述了方块S107的部分实施例的上视图和剖面图。

在方块S108中，形成栅极电极于栅极介电层上。图8A和图8B分别描述了方块S108的部分实施例的上视图和剖面图。

根据上述讨论，可看出本揭露的部分实施例提供了优点。然应了解，这些实施例可提供其他优点，且不是所有优点皆需要在此讨论，且不是所有实施例都具有特定的优点。其中一个优点为，具有二维材料导电层的源/漏极接触形成在二维材料层的源/漏极区域上，此可降低源/漏极接触和二维材料层的源/漏极区域之间的接触电阻，并可改善元件表现。另一优点包括，由于源/漏极接触的二维材料是在不会破坏二维材料层的二维结晶构造的温度下执行，这让元件的可靠度增加。

本揭露的部分实施例包括一种半导体元件，包含基板、半导体二维材料层、导电二维材料层、栅极介电层，及栅极电极。半导体二维材料层配置于基板上方。导电二维材料层沿着半导体二维材料层延伸，其中导电二维材料层包含四族元素。栅极介电层沿着半导体二维材料层的沟道区域延伸。栅极电极配置于栅极介电层上。

根据部分实施例，其中四族元素为锡稀或锗烯。

根据部分实施例，其中半导体二维材料层包含硫化钼。

根据部分实施例，更包含分离金属层和电极金属层，分离金属层沿着导电二维材料层的上表面延伸，电极金属层沿着分离金属层的上表面延伸。

根据部分实施例，其中分离金属层包括铝(Al)、铋(Bi)、镉(Cd)、铬(Cr)、铱(Ir)、铌(Nb)、钽(Ta)、碲(Te)、钨(W)。

根据部分实施例，其中栅极介电层进一步沿着导电二维材料的侧壁、分离金属层的侧壁，和电极金属层的侧壁延伸。

根据部分实施例，其中栅极介电层进一步沿着电极金属层的上表面延伸。

根据部分实施例，其中导电二维材料比分离金属层薄。

根据部分实施例，其中导电二维材料比半导体二维材料薄。

本揭露的部分实施例包括一种半导体元件，包含基板、半导体二维材料层、源/漏极接触、栅极介电层，及栅极电极。半导体二维材料层配置于基板上方。源/漏极接触包含一底层，底层沿着半导体二维材料层的源/漏极区域延伸，其中源/漏极接触的底层由四族元素的二维同素异形体所组成。栅极介电层沿着半导体二维材料层的沟道区域延伸。栅极电极配置于栅极介电层上。

根据部分实施例，其中源/漏极接触包含一中间层，沿着底层的上表面延伸，且中间层由不会和四族元素的二维同素异形体形成合金的金属所组成。

根据部分实施例，其中源/漏极接触包含一上层，沿着中间层的上表面延伸，且上层由不同于中间层的金属所组成。

根据部分实施例，其中上层的侧壁和底层的侧壁实质上共线。

根据部分实施例，其中中间层的金属包含铝(Al)、铋(Bi)、镉(Cd)、铬(Cr)、铱(Ir)、铌(Nb)、钽(Ta)、碲(Te)、钨(W)。

根据部分实施例，其中中间层的侧壁和底层的侧壁实质上共线。

本揭露的部分实施例包括一种方法，包含形成第一二维材料层于基板上方；形成遮罩层于第一二维材料层上方；图案化遮罩层以形成曝露第一二维材料层的一开口；形成由四族元素构成的一层于遮罩层上及开口内，其中四族元素构成的层包含沿着第一二维材料层上表面延伸的第一部分，和沿着遮罩层上表面延伸的第二部分；移除遮罩层以及四族元素构成的层的第二部分；形成栅极介电层于第一二维材料层上方；形成栅极电极于栅极介电层上方。

根据部分实施例，其中四族元素构成的层的第一部分具有二维结晶结构，而四族元素构成的层的第二部分具有三维结晶结构。

根据部分实施例，其中形成栅极介电层使得栅极介电层和四族元素构成的层的第一部分接触。

根据部分实施例，其中四族元素构成的层的第一部分包含锡稀和锗烯。

根据部分实施例，还包含形成分离金属层于四族元素构成的层上方且不和四族元素构成的层形成合金；以及形成电极金属层于分离金属层上方。

上文概述了若干实施例的特征，以便本领域熟习此项技艺者可更好地理解本揭示案的态样。本领域熟习此项技艺者应当了解到他们可容易地使用本揭示案作为基础来设计或者修改其他制程及结构，以实行相同目的及/或实现相同优势的。本领域熟习此项技艺者亦应当了解到，此类等效构造不脱离本揭示案的精神及范畴，以及在不脱离本揭示案的精神及范畴的情况下，其可对本文进行各种改变、取代及变更。