阅读说明：本技术 半导体器件 (Semiconductor device with a plurality of transistors ) 是由 黄允泰 金完敦 金仅祐 于 2020-05-14 设计创作，主要内容包括：一种半导体器件包括：包括第一金属的下部接触图案；包括第二金属的上部接触图案,所述第一金属的第一电阻率大于所述第二金属的第二电阻率；以及位于所述下部接触图案与所述上部接触图案的下部之间的金属阻挡层,所述金属阻挡层包括第三金属,所述第三金属与所述第一金属和所述第二金属不同。所述上部接触图案的下部宽度可以小于所述下部接触图案的上部宽度。(A semiconductor device includes: a lower contact pattern including a first metal; an upper contact pattern comprising a second metal, a first resistivity of the first metal being greater than a second resistivity of the second metal; and a metal barrier layer between the lower contact pattern and a lower portion of the upper contact pattern, the metal barrier layer including a third metal, the third metal being different from the first metal and the second metal. A lower width of the upper contact pattern may be smaller than an upper width of the lower contact pattern.)

半导体器件

相关申请的交叉引用

本申请要求于2019年8月23日在韩国知识产权局提交的韩国专利申请No.10-2019-0103566的优先权，其公开内容通过引用整体合并于此。

技术领域

本发明构思涉及半导体器件，并且更具体地，涉及包括低电阻接触结构的半导体器件。

背景技术

随着半导体器件变得高度集成，包括在半导体器件中的元件(例如，金属氧化物半导体场效应晶体管(MOSFET))的按比例缩小正在逐渐加速。在这种情况下，由于关键尺寸(CD)的减小增加了布线的电阻和布线之间的电容，因此难以实现半导体器件的高速操作。因此，已经进行了各种研究以制造具有改善的性能同时克服由于半导体器件的高度集成而引起的限制的半导体器件。

发明内容

本发明构思的一些示例实施例提供了包括低电阻接触结构的半导体器件。

本发明构思的目的不限于上述目的，并且根据以下描述，本领域技术人员将清楚地理解以上未提及的其他目的。

根据本发明构思的一些示例实施例，一种半导体器件可以包括：包括第一金属的下部接触图案；包括第二金属的上部接触图案，所述第一金属的第一电阻率大于所述第二金属的第二电阻率；以及位于所述下部接触图案与所述上部接触图案的下部之间的金属阻挡层，所述金属阻挡层包括第三金属，所述第三金属与所述第一金属和所述第二金属不同。所述上部接触图案的下部宽度可以小于所述下部接触图案的上部宽度。

根据本发明构思的一些示例实施例，一种半导体器件可以包括：半导体衬底；位于所述半导体衬底上的层间介电层；穿透所述层间介电层的上部接触图案，所述上部接触图案包括第一金属；围绕所述上部接触图案的下部的下部接触图案，所述下部接触图案包括第二金属，所述第二金属与所述第一金属不同；以及位于所述下部接触图案与所述上部接触图案的所述下部之间的金属阻挡层，所述金属阻挡层包括与所述第一金属和所述第二金属不同的第三金属。所述下部接触图案可以具有第一上部宽度和小于所述第一上部宽度的第一下部宽度。所述上部接触图案可以具有第二上部宽度和第二下部宽度，第二上部宽度和第二下部宽度两者都小于所述第一下部宽度。所述上部接触图案的底表面可以位于所述下部接触图案的顶部和底部之间。

根据本发明构思的一些示例实施例，一种半导体器件可以包括：包括有源图案的半导体衬底；跨过所述有源图案并沿第一方向延伸的栅极结构；位于所述有源图案上的多个源极/漏极图案，所述多个源极/漏极图案中的每个源极/漏极图案位于所述栅极结构的相对侧；以及耦接到所述多个源极/漏极图案中的对应的源极/漏极图案的接触结构。

所述接触结构可以包括：位于所述对应的源极/漏极图案中的下部接触图案，所述下部接触图案包括第一金属；包括位于由所述下部接触图案的顶表面限定的凹部中的下部的上部接触图案，所述上部接触图案包括第二金属；以及位于所述下部接触图案与所述上部接触图案的所述下部之间的金属阻挡层，所述金属阻挡层包括第三金属。所述上部接触图案的底部可以低于所述下部接触图案的顶部。

一些示例实施例的细节包括在本说明书和附图中。

附图说明

图1示出了显示出根据本发明构思的一些示例实施例的半导体器件的俯视图。

图2示出了沿图1中的线I-I'和线II-II'截取的截面图，显示出根据本发明构思的一些示例实施例的半导体器件。

图3A和图3B示出了显示出图2中的截面A的放大视图。

图4示出了显示出根据本发明构思的一些示例实施例的接触结构中所包括的金属的电阻率与宽度或尺寸之间的关系的曲线图。

图5A至图5D示出了沿图1中的线I-I'截取的截面图，显示出根据本发明构思的一些示例实施例的制造半导体器件的方法。

图6A至图6C示出了沿图1中的线I-I'截取的截面图，显示出根据本发明构思的一些示例实施例的制造半导体器件的方法。

图7示出了显示出根据本发明构思的一些示例实施例的半导体器件的俯视图。

图8A示出了沿图7中的线III-III'截取的截面图，显示出根据本发明构思的一些示例实施例的半导体器件。

图8B和图8C示出了沿图7中的线IV-IV'截取的截面图，显示出根据本发明构思的一些示例实施例的半导体器件。

图9示出了显示出图8A中的截面B的放大视图。

图10A至图10D示出了沿图7中的线III-III'截取的截面图，显示出根据本发明构思的一些示例实施例的制造半导体器件的方法。

图11A和图11B分别示出了沿图7中的线III-III'和线IV-IV'截取的截面图，显示出根据本发明构思的一些示例实施例的半导体器件。

图12示出了显示出根据本发明构思的一些示例实施例的半导体器件的俯视图。

图13A和图13B分别示出了沿图12中的线V-V'和线VI-VI'截取的截面图，显示出根据本发明构思的一些示例实施例的半导体器件。

图14示出了显示出根据本发明构思的一些示例实施例的半导体器件的截面图。

具体实施方式

现在下面将结合附图描述根据本发明构思的一些示例实施例的半导体器件及其制造方法。

尽管在示例实施例的描述中使用了术语“相同”或“同样”，但是应当理解的是，可以存在一定的不精确性。因此，当一个元素被称为与另一元素相同时，应当理解的是，一个元素或一个值在期望的制造或操作公差范围(例如，±10％)内与另一元素或值相同。

当在本说明书中结合数值使用术语“大约”或“基本上”时，相关数值旨在包括在列举的数值左右的制造或操作公差(例如，±10％)。此外，当词语“通常”和“基本上”与几何形状结合使用时，旨在不需要几何形状的精度，但是形状的变化范围在本公开的范围内。

如本文中所使用的，诸如“至少一个(种)”的表达在元素列表之前时修饰的是元素的整个列表而不是修饰列表中的单个元素。因此，“A、B或C中的至少一个(种)”和“A、B和C”修饰的是整个元素列表，而不修饰列表中的单个元素，因此是指A、B、C或它们的任何组合。

图1示出了显示出根据本发明构思的一些示例实施例的半导体器件的俯视图。图2示出了沿图1中的线I-I'和线II-II'截取的截面图，显示出根据本发明构思的一些示例实施例的半导体器件。图3A和图3B示出了显示出图2中的截面A的放大视图。图4示出了显示出根据本发明构思的一些示例实施例的包括在接触结构中的金属的电阻率与宽度或尺寸之间的关系的曲线图。

参照图1和图2，半导体衬底100可以是化合物半导体衬底或包括硅、锗、硅锗等的半导体衬底。例如，半导体衬底100可以是硅衬底。

半导体衬底100可以包括有源图案101。有源图案101可以是半导体衬底100的一部分，并且可以由形成在半导体衬底100上的沟槽(例如，器件隔离层102)限定。有源图案101可以沿第一方向D1延伸。

有源图案101可以设置在器件隔离层102之间。器件隔离层102的顶表面可以低于有源图案101的顶表面。换句话说，有源图案101可以相对于器件隔离层102的顶表面向上突出。有源图案101的上部可以被器件隔离层102暴露。器件隔离层102可以沿第一方向D1延伸，并且可以在与第一方向D1相交的第二方向D2上彼此间隔开。

半导体衬底100上可以设置有跨过有源图案101的栅极结构GS。栅极结构GS可以沿第二方向D2延伸跨过有源图案101，并且可以在第一方向D上彼此间隔开。栅极结构GS可以具有相同或基本相似的宽度，并且可以以规则的间距彼此间隔开。

每个栅极结构GS可以包括栅极介电层111、栅极导电图案113和覆盖介电图案115。栅极间隔物121可以设置在每个栅极结构GS的相对侧壁上。

栅极介电层111可以沿着第二方向D2延伸，并且可以共形地覆盖有源图案101的上部。栅极介电层111可以从栅极导电图案113与有源图案101之间延伸到栅极导电图案113与栅极间隔物121之间。例如，栅极介电层111可以从栅极导电图案113的底表面朝向栅极导电图案113的相对侧壁延伸。换句话说，栅极介电层111可以从栅极导电图案113的底表面沿着栅极导电图案113的侧壁向上延伸。栅极介电层111可以包括介电常数大于氧化硅的介电常数的高k介电材料。栅极介电层111可以包括例如金属氧化物、金属硅酸盐或金属硅酸盐氮化物。

栅极导电图案113可以包括阻挡金属图案(未具体示出)和金属图案(未具体示出)。阻挡金属图案可以包括导电金属氮化物(例如，氮化钛、氮化钽和/或氮化钨)。金属图案可以包括金属材料(例如，钨、铝、钛和/或钽)。

覆盖介电图案115可以覆盖栅极导电图案113的顶表面。覆盖介电图案115的顶表面可以与间隙填充介电层161的顶表面共面或基本共面。覆盖介电图案115可以包括例如氧化硅、氮化硅、氮氧化硅、碳氮化硅(SiCN)或碳氮氧化硅(SiCON)。栅极间隔物121可以包括介电材料，例如氧化硅或氮化硅。

源极/漏极区130可以在每个栅极结构GS的相对侧设置在有源图案101的上部上。每个源极/漏极区130可以包括n型或p型杂质。有源图案101可以具有位于在水平方向上彼此间隔开的源极/漏极区130之间的部分(例如，沟道区)。

间隙填充介电层161可以填充栅极结构GS之间的空间并且可以覆盖源极/漏极区130。例如，间隙填充介电层161的顶表面可以与栅极结构GS的顶表面共面或基本共面。

间隙填充介电层161上可以设置有覆盖栅极结构GS的顶表面的第一层间介电层163。间隙填充介电层161和第一层间介电层163可以由相对于栅极间隔物121具有蚀刻选择性的介电材料形成，并且可以包括氧化硅层、氮化硅层、氮氧化硅层和低k介电层中的一种或更多种。

接触结构CP可以穿透第一层间介电层163和间隙填充介电层161，并且可以耦接到源极/漏极区130。根据一些示例实施例，每个接触结构CP可以包括下部接触图案140、上部接触图案150以及位于下部接触图案140与上部接触图案150之间的金属阻挡层。

例如，下部接触图案140可以设置在源极/漏极区130中。在这种情况下，下部接触图案140可以设置在源极/漏极区130的凹部中。下部接触图案140的底表面所在的水平高度可以低于源极/漏极区130的顶部的水平高度。下部接触图案140的顶部的水平高度可以与源极/漏极区130的顶部的水平高度相同或基本相似。

下部接触图案140可以在其顶部处具有第一上部宽度A1，并且在其底部处具有小于第一上部宽度A1的第一下部宽度A2。下部接触图案140的顶部可以被部分地去除以形成凹部。凹部的宽度可以小于第一上部宽度A1。例如，下部接触图案140可以具有约5nm至约30nm的宽度。

参照图3A，下部接触图案140可以包括第一阻挡金属图案141和第一金属图案143。第一金属图案143可以包括第一金属。第一金属可以包括例如选自钴(Co)、钛(Ti)、镍(Ni)、钨(W)、钼(Mo)和钽(Ta)中的一种。第一阻挡金属图案141可以共形地覆盖第一金属图案143的底表面和侧壁。第一阻挡金属图案141可以由例如Ta、TaN、TaSiN、Ti、TiN、TiSiN、W和WN中的一种或更多种形成。

第二金属阻挡层145可以局部地设置在由下部接触图案140限定的凹部中。第二金属阻挡层145可以基本上共形地覆盖下部接触图案140的凹部。第二金属阻挡层145可以包括与下部接触图案140的第一金属不同的第二金属。第二金属可以包括例如选自钨(W)、钼(Mo)、锰(Mn)、铟(In)、铝(Al)和镍(Ni)中的一种。第二金属阻挡层145可以减轻或防止包括在下部接触图案140中的第一金属和包括在上部接触图案150中的第三金属之间的扩散和/或混杂。

上部接触图案150可以穿透第一层间介电层163和间隙填充介电层161，并且可以设置在下部接触图案140上。上部接触图案150的下部可以位于下部接触图案140的凹部中。

上部接触图案150可以在其顶部处具有第二上部宽度B1，并且在其底部处具有第二下部宽度B2，第二下部宽度B2小于第二上部宽度B1。上部接触图案150的第二下部宽度B2可以小于下部接触图案140的第一上部宽度A1和第一下部宽度A2。例如，上部接触图案150可以具有约3nm至约15nm的宽度。

上部接触图案150的第三金属可以是贵金属材料。上部接触图案150可以包括例如铼(Re)、钌(Ru)、铑(Rh)、钯(Pd)、银(Ag)、锇(Os)、铱(Ir)、铂(Pt)和金(Au)中的一种或更多种。

上部接触图案150的第三金属可以与间隙填充介电层161直接接触，如图3A所示。对于另一示例，参照图3B，类似于下部接触图案140，上部接触图案150可以包括共形地覆盖上部金属图案153的底表面和侧壁的上部阻挡金属图案151。

金属硅化物层135可以设置在每个接触结构CP与每个源极/漏极区130之间。金属硅化物层135可以与下部接触图案140的底表面和侧壁接触。金属硅化物层135可以包括例如钛、镍、钴、钨、钽、铂、钯和铒中的一种或更多种。

参照图4，下部接触图案140的第一金属M1可以具有在特定宽度W以下快速增加的电阻率。在第二下部宽度B2处，上部接触图案150的第三金属M3的电阻率可以低于在特定宽度W以下的第一金属M1的电阻率。

根据一些示例实施例，因为下部接触图案140的一部分填充有在特定宽度W以下电阻率低于第一金属的电阻率的第三金属，所以接触结构CP的电阻率可以减小。因此，可以减小通过接触结构CP的信号延迟，从而提高半导体器件的操作速度。

图5A至图5D示出了沿图1中的线I-I'截取的截面图，显示出根据本发明构思的一些示例实施例的制造半导体器件的方法。

参照图5A，可以将半导体衬底100图案化以形成从半导体衬底100垂直突出的有源图案101。可以在有源图案101的相对侧形成器件隔离层(参见图2的102)。器件隔离层102可以具有从有源图案101的顶表面凹陷的顶表面。

栅极结构GS可以形成为跨过有源图案101。栅极结构GS的形成可以包括：形成牺牲栅极图案(未示出)；在牺牲栅极图案的相对侧壁上形成栅极间隔物121；在去除了牺牲栅极图案之后，在一对栅极间隔物121之间的栅极区中顺序地形成栅极介电层111和栅极导电图案113；以及在栅极介电层111和栅极导电图案113上形成覆盖介电图案115。

可以在每个栅极结构GS的相对侧形成源极/漏极区130。如上所述，源极/漏极区130可以原位掺杂有导电类型分别与半导体衬底100的对应部分的导电类型相反的掺杂剂。

栅极间隔物121可以用作蚀刻掩模，以蚀刻源极/漏极区130的一部分，从而在每个源极/漏极区130上形成第一凹部RS1。可以基于半导体器件的电特性确定第一凹部RS1的深度。

参照图5B，可以在源极/漏极区130的第一凹部RS1中形成金属硅化物层135和下部接触图案140。

可以通过如下方式形成下部接触图案140：在源极/漏极区130的第一凹部RSl中顺序地沉积第一金属阻挡层和第一金属层；然后部分地蚀刻位于有源图案101的顶表面上的第一金属阻挡层和第一金属层。第一金属阻挡层可以共形地覆盖第一凹部RS1的表面。在沉积第一金属阻挡层和第一金属层并对其进行退火的同时，第一金属阻挡层和源极/漏极区130可以彼此反应以在源极/漏极区130的第一凹部RS1的表面上形成硅化物层135。

参照图5C，在形成下部接触图案140之后，可以形成填充栅极结构GS之间的空间的间隙填充介电层161，然后可以形成覆盖栅极结构GS的第一层间介电层163。接触孔CH可以形成为穿透第一层间介电层163和间隙填充介电层161，从而暴露出下部接触图案140的一部分。接触孔CH的形成可以包括：在第一层间介电层163上形成蚀刻掩模，并使用蚀刻掩模顺序地蚀刻第一层间介电层163的一部分、间隙填充介电层161的一部分和下部接触图案140的一部分。因此，下部接触图案140的顶表面的一部分可以部分地凹陷以形成第二凹部RS2。

参照图5D，可以在下部接触图案140的暴露于接触孔CH的表面上形成第二金属阻挡层145。可以通过执行选择性沉积工艺来形成第二金属阻挡层145。选择性沉积工艺可以依据底层膜质量使用不同的沉积速率。选择性沉积工艺可以使第二金属阻挡层145仅沉积在下部接触图案140的暴露于接触孔CH的表面上。

第二金属阻挡层145可以包括与下部接触图案140的第一金属不同的第二金属。第二金属阻挡层145可以由包括例如钽(Ta)、钛(Ti)、钨(W)、钴(Co)、钼(Mo)、锰(Mn)、镍(Ni)和铝(Al)中的一种或更多种的金属层或金属氮化物层形成。在示例实施例中，第二金属阻挡层145可以包括钨(W)或钼(Mo)。

可以在其中形成有第二金属阻挡层145的接触孔CH中形成上部接触图案(参见图2的150)。可以通过如下方式形成上部接触图案150：沉积包括与第二金属不同的第三金属的金属层；以及蚀刻该金属层以暴露第一层间介电层163的顶表面。上部接触图案150可以包括贵金属材料。上部接触图案150可以包括例如铼(Re)、钌(Ru)、铑(Rh)、钯(Pd)、银(Ag)、锇(Os)、铱(Ir)、铂(Pt)和金(Au)中的一种或更多种。

图6A至图6C示出了沿图1中的线I-I'截取的截面图，显示出根据本发明构思的一些示例实施例的制造半导体器件的方法。

为了描述简洁起见，可以省略与以上参照图5A至图5D讨论的示例实施例的技术特征相同的技术特征。

参照图6A，在上述图5B中讨论的步骤之后，可以在源极/漏极区130中形成下部接触图案140，然后可以蚀刻下部接触图案140的一部分以形成第二凹部RS2。

参照图6B，可以在下部接触图案140的第二凹部RS2上形成第二金属阻挡层145。可以采用选择性沉积工艺在具有第二凹部RS2的下部接触图案140的表面上选择性地沉积第二金属阻挡层145。

第一上部接触图案150a可以形成为填充其中形成有第二金属阻挡层145的第二凹部RS2。第一上部接触图案150a可以包括电阻率低于下部接触图案140的电阻率的第三金属。

参照图6C，可以形成第一层间介电层163以覆盖栅极结构GS。可以形成接触孔CH以穿透第一层间介电层163并暴露第一上部接触图案150a的一部分。接触孔CH的形成可以包括：在第一层间介电层163上形成蚀刻掩模；以及使用蚀刻掩模来蚀刻第一层间介电层163的一部分直到暴露出第一上部接触图案150a。

可以在接触孔CH中形成第二上部接触图案150b，该第二上部接触图案150b包括与第一上部接触图案150a中的第三金属相同的第三金属。

图7示出了显示出根据本发明构思的一些示例实施例的半导体器件的俯视图。图8A示出了沿图7中的线III-III'截取的截面图，显示出根据本发明构思的一些示例实施例的半导体器件。图8B和图8C示出了沿图7中的线IV-IV'截取的截面图，显示出根据本发明构思的一些示例实施例的半导体器件。

为了描述简洁起见，可以省略与参照图1和图2讨论的实施例的技术特征相同的技术特征。

半导体衬底100可以包括第一有源区Rl和第二有源区R2。第一有源区R1和第二有源区R2可以被包括在其中设置有构成半导体器件的逻辑电路的逻辑晶体管的逻辑单元区域中。例如，可以在第一有源区R1上设置PMOS场效应晶体管，并可以在第二有源区R2上设置NMOS场效应晶体管。半导体衬底100可以包括在第一有源区R1中的导电类型与在第二有源区R2中的导电类型不同的掺杂剂。

在第一有源区Rl上，多个第一有源图案101a可以沿第一方向Dl延伸，并且可以在与第一方向Dl相交的第二方向D2上彼此间隔开。在第二有源区R2上，多个第二有源图案101b可以沿第一方向D1延伸，并且可以在与第一方向D1相交的第二方向D2上彼此间隔开。第一有源图案101a和第二有源图案101b可以是半导体衬底100的一部分，并且可以由形成在半导体衬底100上的第一沟槽限定。在示例实施例中，示出了三个第一有源图案101a，但是第一有源图案101a的数目可以被不同地改变。对于第二有源图案101b也可以如此。

第一器件隔离层102可以设置在第一有源图案101a之间以及第二有源图案101b之间。第一器件隔离层102可以使第一有源图案101a和第二有源图案101b在第二方向D2上彼此分隔开。第一器件隔离层102可以暴露第一有源图案101a的上部和第二有源图案101b的上部。例如，第一器件隔离层102的顶表面可以低于第一有源图案101a的顶表面和第二有源图案101b的顶表面，并且第一有源图案101a的上部和第二有源图案101b的上部可以从第一器件隔离层102的顶表面向上突出。

第二器件隔离层105可以沿第一方向D1上延伸，并且可以限定第一有源区R1和第二有源区R2。第二器件隔离层105可以设置在第一有源区R1的第一有源图案101a中的最外面的第一有源图案101a与第二有源区R2的第二有源图案101b中的相邻的最外面的第二有源图案101b之间。第二器件隔离层105在第二方向D2上的宽度可以大于第一器件隔离层102在第二方向D2上的宽度。第二器件隔离层105的底表面所在的水平高度可以低于、等于或基本上类似于第一器件隔离层102的底表面所在的水平高度。第二器件隔离层105可以使第一有源区R1和第二有源区R2在第二方向D2上彼此分隔开。

栅极结构GS可以沿第二方向D2延伸，同时跨过第一有源区R1的第一有源图案101a和第二有源区R2的第二有源图案101b。栅极结构GS可以以规则的节距布置。例如，栅极结构GS可以具有相同或基本相似的宽度，并且可以以规则的间距彼此间隔开。

每个栅极结构GS可以包括栅极介电层111、栅极导电图案113和覆盖介电图案115。栅极间隔物121可以设置在每个栅极结构GS的相对侧壁上。

源极/漏极图案130a可以设置在每个栅极结构GS的相对侧。源极/漏极图案130a可以包括位于第一有源图案101a的上部的第一源极/漏极图案和位于第二有源图案101b的上部的第二源极/漏极图案。第一有源图案101a或第二有源图案101b可以具有位于在水平方向上彼此间隔开的源极/漏极图案130a之间的部分(例如，沟道区)。

当第一有源区R1设置有NMOS场效应晶体管(FET)时，第一源极/漏极图案可以配置为向NMOSFET的沟道区(例如，向有源图案101的上部)提供张应变。例如，第一源极/漏极图案可以是碳化硅(SiC)的外延层。当第二有源区R2设置有PMOSFET时，第二源极/漏极图案可以配置为向PMOSFET的沟道区提供压应变。例如，第二源极/漏极图案可以是硅锗(SiGe)的外延层。

第一有源区Rl上的第一源极/漏极图案可以包括p型杂质，第二有源区R2上的第二源极/漏极图案可以包括n型杂质。例如，源极/漏极图案130a可以是从第一有源图案101a和第二有源图案101b生长的外延层。第一有源区R1上的第一源极/漏极图案可以是硅锗(SiGe)的外延层，第二有源区R2上的第二源极/漏极图案可以是碳化硅(SiC)的外延层。例如，第一源极/漏极图案的体积可以大于第二源极/漏极图案的体积。第一源极/漏极图案的底端可以低于第二源极/漏极图案的底端。

间隙填充介电层161可以填充栅极结构GS之间的空间，并且可以覆盖第一源极/漏极图案和第二源极/漏极图案。例如，间隙填充介电层161的顶表面可以与栅极结构GS的顶表面共面或基本上共面。

间隙填充介电层161上可以设置有覆盖栅极结构GS的顶表面的第一层间介电层163。间隙填充介电层161和第一层间介电层163可以由相对于栅极间隔物121具有蚀刻选择性的介电材料形成，并且可以包括氧化硅层、氮化硅层、氮氧化硅层和低k介电层中的一种或更多种。

在第一有源区R1和第二有源区R2上，有源接触结构ACP可以穿透第一层间介电层163和间隙填充介电层161，并且可以耦接到源极/漏极图案130a。

与以上参照图2讨论的接触结构CP类似，每个有源接触结构ACP可以包括下部接触图案140、上部接触图案150以及位于下部接触图案140与上部接触图案150之间的金属阻挡层145。

例如，参照图9，下部接触图案140的底部所在的水平高度可以低于源极/漏极图案130a的顶部所在的水平高度。下部接触图案140的顶部所在的水平高度可以与源极/漏极图案130a的顶部的水平高度基本相同。

参照图7、图8A和图8B，栅极接触结构GCP可以分别耦接到栅极结构GS的对应的栅极导电图案113。栅极接触结构GCP可以穿透栅极结构GS的第一层间介电层163和覆盖介电图案115。尽管没有具体示出，但是栅极接触结构GCP也可以穿透间隙填充介电层161。栅极接触结构GCP可以与有源接触结构ACP同时形成，并且可以包括与有源接触结构ACP的金属材料相同的金属材料。栅极接触结构GCP的顶表面可以与有源接触结构ACP的顶表面共面或基本上共面。

例如，参照图8B，类似于有源接触结构ACP，栅极接触结构GCP可以包括下部接触图案140、金属阻挡层145和上部接触图案150，并且上部接触图案150的下部可以设置在由下部接触图案140的顶表面限定的凹部中。

对于另一个示例，参照图8C，栅极接触结构GCP可以包括金属阻挡层和上部接触图案，但是不包括下部接触图案。在这种情况下，金属阻挡层可以与栅极结构GS的栅极导电图案113直接接触。

参照图7、图8A和图8B，通路图案VP可以设置在第二层间介电层165中并且可以耦接到有源接触结构ACP。通路图案VP可以包括金属(例如，钨、钛、钽、钴和铜中的一种或更多种)和导电金属氮化物(例如，氮化钛、氮化钽和氮化钨中的一种)。

互连图案ICP可以设置在第三层间介电层167中，并且可以耦接到通路图案VP。在第一有源区R1和第二有源区R2中的每个有源区上，互连图案ICP可以跨过一个栅极结构GS。例如，互连图案ICP可以具有在第二器件隔离层105上沿第一方向D1延伸的条形或线形。

图10A至图10D示出了沿图7中的线III-III'截取的截面图，显示出根据本发明构思的一些示例实施例的制造半导体器件的方法。

参照图10A，可以将半导体衬底100图案化以形成从半导体衬底100垂直突出的有源图案101a。可以在有源图案101a的相对侧形成器件隔离层(参见图8B的102)。器件隔离层102可以具有从有源图案101a的顶表面凹陷的顶表面。

栅极结构GS可以形成为跨过有源图案101a。栅极结构GS的形成可以包括：形成牺牲栅极图案(未示出)；在牺牲栅极图案的相对侧壁上形成栅极间隔物121；在去除了牺牲栅极图案之后，在一对栅极间隔物121之间的栅极区中顺序地形成栅极介电层111和栅极导电图案113；以及在栅极介电层111和栅极导电图案113上形成覆盖介电图案115。

源极/漏极图案130a可以形成在每个栅极结构GS的相对侧。源极/漏极图案130a可以通过从有源图案101a的外延生长形成。源极/漏极图案130a可以包括硅锗(SiGe)或碳化硅(SiC)的外延层。

根据一些示例实施例，在形成源极/漏极图案130a之后，可以形成包括金属材料的栅极结构GS。间隙填充介电层161可以填充栅极结构GS之间的空间。

参照图10B，可以形成下部接触图案140以穿透间隙填充介电层161，从而耦接到对应的源极/漏极图案130a。

如以上参照图5B讨论的，下部接触图案140的形成可以包括沉积第一金属阻挡层和第一金属层。

在形成下部接触图案140的同时，可以在源极/漏极图案130a与下部接触图案140之间形成硅化物层135。

参照图10C，可以在下部接触图案140上沉积层间介电层163。层间介电层163可以覆盖下部接触图案140的顶表面和栅极结构GS的顶表面。

可以形成接触孔CH以穿透层间介电层163并暴露下部接触图案140的一部分。接触孔CH的形成可以包括：在层间介电层163上形成蚀刻掩模；以及使用蚀刻掩模顺序地蚀刻层间介电层163以及下部接触图案140的一部分。因此，下部接触图案140的顶部可以被部分地去除或部分地凹陷以形成凹部。凹部的底表面所在的水平高度可以低于栅极结构GS的顶表面的水平高度。

参照图10D，如以上参考图5D讨论的，可以在下部接触图案140的暴露于接触孔CH的表面上形成第二金属阻挡层145。第二金属阻挡层145可以仅沉积在下部接触图案140的暴露于接触孔CH的表面上。第二金属阻挡层145可以包括与下部接触图案140的第一金属不同的第二金属。

可以在其中均形成有第二金属阻挡层145的接触孔CH中形成上部接触图案(参见图8A的150)。如上所述，上部接触图案150可以包括与下部接触图案140的第一金属不同的第三金属。第三金属的电阻率可以比第一金属的电阻率低，并且第三金属可以包括贵金属材料。

图11A和图11B分别示出了沿图7中的线III-III'和IV-IV'截取的截面图，显示出根据本发明构思的一些示例实施例的半导体器件。

为了描述简洁起见，可以省略与参照图7、图8A和图8C讨论的实施例的技术特征相同的技术特征。

图11A和图11B所示的半导体器件可以是多桥沟道场效应晶体管(MBCFET)。MBCFET可以包括多个薄的矩形纳米片沟道和上下且左右围绕该沟道的栅电极。多个薄纳米片可以在垂直方向上堆叠。

例如，参照图11A和图11B，每个第一有源图案101a上可以设置有垂直堆叠并且彼此间隔开的第一沟道图案CH1。堆叠在第一有源图案101a上的第一沟道图案CH1可以彼此垂直交叠。

每个第二有源图案101b上可以设置有垂直堆叠并且彼此间隔开的第二沟道图案CH2。堆叠在第二有源图案101b上的第二沟道图案CH2可以彼此垂直交叠。第一沟道图案CH1和第二沟道图案CH2可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的一种或更多种。

第一源极/漏极图案130a可以设置在每个第一有源图案101a上。堆叠的第一沟道图案CH1可以布置在成对的相邻的第一源极/漏极图案130a之间。堆叠的第一沟道图案CH1可以连接成对的相邻的第一源极/漏极图案130a。

第二源极/漏极图案可以设置在每个第二有源图案101b上。堆叠的第二沟道图案CH2可以布置在成对的相邻的第二源极/漏极图案之间。堆叠的第二沟道图案CH2可以连接成对的相邻的第二源极/漏极图案。

如上所述，每个栅极结构GS可以包括栅极介电层111、栅极导电图案113和覆盖介电图案115，并且栅极间隔物121可以设置在每个栅极结构GS的相对侧壁上。在一些示例实施例中，覆盖介电图案115可以具有圆形的底表面，并且圆形的底表面可以与栅极导电图案113的顶表面接触。覆盖介电图案115的圆形的表面可以与栅极间隔物121的侧壁接触。

在每个栅极结构GS上，栅极导电图案113可以围绕第一沟道图案CH1和第二沟道图案CH2。例如，栅极导电图案113可以围绕第一沟道图案CH1和第二沟道图案CH2中的每一者的顶表面和底表面以及相对侧壁。从这个意义上讲，设置在第一有源区R1和第二有源区R2上的晶体管可以是环栅型场效应晶体管。

栅极介电层111可以设置在栅极导电图案113与第一沟道图案CH1和第二沟道图案CH2中的每一者之间。栅极介电层111可以围绕第一沟道图案CH1和第二沟道图案CH2中的相应的沟道图案。

内部间隔物112可以设置在栅极间隔物121下方并且在栅极结构GS的侧壁上。当在截面图中观察时，内部间隔物112可以局部地设置在相邻的第一沟道图案CH1之间以及第一有源图案101a与最下面的第一沟道图案CH1之间。当在俯视图中观察时，一个或更多个内部间隔物112可以局部地设置在第一源极/漏极图案130a与栅极结构GS的相对侧壁之间。内部间隔物112可以与栅极介电层111接触并且可以由介电材料形成。

根据一些实施例，如上所述，有源接触结构ACP可以穿透第一层间介电层163，并且可以耦接到第一源极/漏极图案130a。尽管没有具体示出，但是有源接触结构ACP也可以穿透间隙填充介电层161。有源接触结构ACP可以设置在第一源极/漏极图案130a的一部分中。金属硅化物层135可以形成在有源接触结构ACP和第一源极/漏极图案130a之间。

栅极接触结构GCP可以耦接到栅极结构GS的栅极导电图案113。如上所述，栅极接触结构GCP可以包括与有源接触结构ACP的金属材料相同的金属材料。

图12示出了显示出根据本发明构思的一些示例实施例的半导体器件的俯视图。图13A和图13B示出了分别沿图12中的线V-V'和线VI-VI'截取的截面图，显示出根据本发明构思的一些示例实施例的半导体器件。为了描述简洁起见，可以省略与参照图1和图2讨论的实施例的技术特征相同的技术特征。

参照图12、图13A和图13B，半导体衬底100上可以设置有作为存储单元的选择元件的选择晶体管。选择晶体管可以包括单元有源图案CA、跨过单元有源图案CA的栅极结构GS、以及在每个栅极结构GS的相对侧形成在单元有源图案CA中的第一杂质区和第二杂质区。

例如，半导体衬底100的第一区域R1上可以设置有限定单元有源图案CA的器件隔离图案102。每个单元有源图案CA可以限定在彼此相邻的器件隔离图案102之间。在示例实施例中，单元有源图案CA可以具有线形或条形，该线形或条形具有在第一方向D1上的主轴。单元有源图案CA可以包括具有第一导电类型的杂质。

在半导体衬底100上，栅极结构GS可以跨过单元有源图案CA和器件隔离图案102。栅极结构GS可以均具有沿第二方向D2延伸的线形。栅极介电层111可以设置在半导体衬底100与单元栅电极CG之间。

栅极结构GS可以包括例如掺杂的半导体材料、金属、导电金属氮化物和金属-半导体化合物中的一种或更多种。栅极介电层111可以包括氧化硅、氮化硅、氮氧化硅和高k电介质中的一种或更多种。

源极/漏极区130可以设在每个单元栅电极CG的相对侧设置在单元有源图案CA中。源极/漏极区130可以掺杂有具有与单元有源图案CA的第一导电类型(例如，p型)不同的第二导电类型(例如，n型)的掺杂剂。

下部介电层210可以覆盖半导体衬底100的整个表面。例如，下部介电层210可以覆盖选择晶体管。

源极线SL可以穿透下部介电层210并且可以与源极/漏极区130之一连接。源极线SL可以平行于栅极结构GS延伸。当在俯视图中观察时，每条源极线SL可以设置在彼此相邻的栅极结构GS之间。源极线SL的顶表面可以与下部介电层210的顶表面共面或基本上共面。接触栓ACP可以穿透下部介电层210，并且可以与源极/漏极区130电连接。

根据一些示例实施例，源极线SL和接触栓ACP可以具有与上述接触结构的特性相同的特性。

接触栓ACP上可以设置有设置在介电层220中的导电焊盘225，并且中间介电层230可以设置在导电焊盘225上。下部接触栓235可以设置在中间介电层230中。数据存储图案DSP可以设置在中间介电层230上。当在俯视图中观察时，数据存储图案DSP可以布置为沿着彼此相交的第一方向D1和第二方向D2彼此间隔开，并且可以耦接到对应的下部接触栓235。数据存储图案DSP可以通过下部接触栓235和接触栓ACP耦接到对应的源极/漏极区130。例如，数据存储图案DSP可以电连接到对应的选择晶体管。

底部电极BE可以设置在数据存储图案DSP与下部接触栓235之间。顶部电极TE可以设置在数据存储图案DSP的顶表面上。顶部电极TE、数据存储图案DSP和底部电极BE可以具有彼此对准的侧壁。

底部电极BE和顶部电极TE可以包括导电金属氮化物。例如，底部电极BE可以包括氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)和氮化钛铝(TiAlN)中的一种或更多种。

中间介电层230上可以设置有填充数据存储图案DSP之间的空间的上部介电层240。

上部介电层240上可以设置有设置在介电层250中的位线BL。每条位线BL可以与沿第一方向Dl布置的顶部电极TE接触。

图14示出了显示出根据本发明构思的一些示例实施例的半导体器件的截面图。为了描述简洁起见，可以省略与参照图1和图2讨论的实施例的技术特征相同的技术特征。在图14所示的示例实施例中，接触结构CP可以将上部连接线UCL电连接到下部连接线LCL。

例如，参照图14，半导体衬底100上可以设置有跨过有源图案101的栅极结构GS。源极/漏极图案130可以在每个栅极结构GS的相对侧设置在有源图案101中。源极/漏极图案130可以掺杂有具有与有源图案101的第一导电类型(例如，p型)不同的第二导电类型(例如，n型)的掺杂剂。

下部介电层210可以覆盖栅极结构GS和源极/漏极图案130。接触栓ACP可以穿透层间介电层163，并且可以电耦接到源极/漏极图案130。在示例实施例中，示出了下部介电层210覆盖栅极结构GS和源极/漏极图案130，但是下部介电层210可以覆盖形成在半导体衬底100上的电容器、电阻器、接触栓和连接线。

下部介电层210上可以设置有设置在介电层220中的下部连接线LCL。

中间介电层230和上部介电层240可以堆叠在下部连接线LCL上，并且接触结构CP可以穿透中间介电层230和上部介电层240，并且可以耦接到下部连接线LCL。如上所述，接触结构CP可以包括：包括第一金属的下部接触图案140、包括第二金属的金属阻挡层145以及包括第三金属的上部接触图案150。上部接触图案150的下部可以设置在由下部接触图案140的顶表面限定的凹部中。

设置在介电层250中的上部连接线UCL可以与下部连接线LCL相交并且可以耦接到接触结构CP。

根据本发明构思的一些示例实施例，半导体器件可以包括具有下部接触图案和上部接触图案的接触结构。上部接触图案可以包括第二金属，在特定宽度以下的第二金属的电阻率低于下部接触图案的第一金属的电阻率，并且上部接触图案的一部分可以设置在下部接触图案的凹部中。因此，下部接触图案可以具有减小的电阻率，继而，接触结构的电阻率可以减小。因此，可以减小通过接触结构的信号延迟，从而提高半导体器件的操作速度。

尽管已经结合附图中示出的一些示例实施例描述了本发明构思，但是本领域技术人员将理解的是，在不脱离本发明构思的技术精神和基本特征的情况下，可以进行各种改变和修改。