存内逻辑电路
阅读说明：本技术 存内逻辑电路 (In-memory logic circuit ) 是由 刘力锋 宋仕岳 沈文生 黄鹏 康晋锋 张兴 于 2021-06-30 设计创作，主要内容包括：本发明提供一种存内逻辑电路,存内逻辑电路包括：逻辑输入单元、参考比较单元、逻辑处理单元、CMOS传输门、以及逻辑输出一晶体管一存储器单元；逻辑输入单元包括：第一NMOS晶体管、并联连接至第一NMOS晶体管的源端的第一逻辑输入一晶体管一存储器单元和第二逻辑输入一晶体管一存储器单元；参考比较单元包括：第二NMOS晶体管、第一参考比较一晶体管一存储器单元和第二参考比较一晶体管一存储器单元；第一NMOS晶体管和第二NMOS晶体管的漏端分别连接第一电流灵敏放大器的两个输入端；逻辑处理单元的输出端连接CMOS传输门的控制端；CMOS传输门的输入端接收置位信号,输出端连接逻辑输出一晶体管一存储器单元。(The present invention provides a memory logic circuit, including: the CMOS logic circuit comprises a logic input unit, a reference comparison unit, a logic processing unit, a CMOS transmission gate and a logic output transistor-memory unit; the logic input unit includes: the first NMOS transistor, a first logic input one transistor one memory cell and a second logic input one transistor one memory cell are connected to the source end of the first NMOS transistor in parallel; the reference comparison unit includes: a second NMOS transistor, a first reference compare-transistor-memory cell, and a second reference compare-transistor-memory cell; drain ends of the first NMOS transistor and the second NMOS transistor are respectively connected with two input ends of the first current sensitive amplifier; the output end of the logic processing unit is connected with the control end of the CMOS transmission gate; the input end of the CMOS transmission gate receives the setting signal, and the output end of the CMOS transmission gate is connected with a logic output transistor-memory unit.)
技术领域
本发明涉及半导体技术领域，尤其涉及一种存内逻辑电路。
背景技术
存内逻辑电路是一种解决计算机中冯诺依曼瓶颈和存储墙问题的新型架构。现有技术中实现存内逻辑电路功能的存储器可以分为易失性存储器和非易失性存储器，其中，易失性存储器，例如静态随机存取存储器(SRAM，Static Random Access Memory)、动态随机存取存储器(DRAM，Dynamic Random Access Memory)；非易失性存储器，例如阻变式存储器(RRAM，Resistive Random Access Memory)、相变随机存储器(PCRAM，Phase ChangeRandom Access Memory)、磁性随机存储器(MRAM，Magnetoresistive Random AccessMemory)。基于非易失性存储器的存内逻辑电路具有以下优点：1.逻辑完成后的非易失性，能原位存储逻辑结果；2.零静态功耗，在系统不进行逻辑操作的待机状态不需要施加电源电压；3.逻辑的可在线编程，根据不同的计算需求进行特定的计算方式。鉴于此，基于新型非易失存储器的存内逻辑电路成为一种重要的非冯诺依曼架构的新型计算机范式。
但是，现有技术中基于非易失性存储器的存内逻辑电路往往需要大量的辅助存储器单元，以及多个周期进行存储器写入，这使得硬件资源的额外开销过大以及工作时间缓慢。
发明内容
针对现有技术存在的问题，本发明提供一种存内逻辑电路。
本发明提供一种存内逻辑电路，包括：逻辑输入单元、参考比较单元、逻辑处理单元、CMOS传输门、以及逻辑输出一晶体管一存储器单元；其中：
所述逻辑输入单元，包括：第一NMOS晶体管、并联连接至所述第一NMOS晶体管的源端的第一逻辑输入一晶体管一存储器单元和第二逻辑输入一晶体管一存储器单元；
所述参考比较单元，包括：第二NMOS晶体管、并联连接至所述第二NMOS晶体管的源端的第一参考比较一晶体管一存储器单元和第二参考比较一晶体管一存储器单元；所述第一NMOS晶体管和所述第二NMOS晶体管的栅端由第一控制信号控制；
所述逻辑处理单元，包括：第一电流灵敏放大器；所述第一电流灵敏放大器的复位与逻辑操作由第二控制信号控制；所述第一NMOS晶体管和所述第二NMOS晶体管的漏端分别连接所述第一电流灵敏放大器的两个输入端；所述逻辑处理单元的输出端连接所述CMOS传输门的控制端；
所述CMOS传输门的输入端接收置位信号，所述CMOS传输门的输出端连接所述逻辑输出一晶体管一存储器单元。
根据本发明提供的一种存内逻辑电路，所述逻辑处理单元，还包括：第一CMOS反向器；
所述第一CMOS反向器的输入端连接所述第一电流灵敏放大器的输出端；所述第一CMOS反向器的输出端连接所述CMOS传输门的控制端。
根据本发明提供的一种存内逻辑电路，所述逻辑处理单元，还包括：第二电流灵敏放大器和CMOS NAND门；所述第一NMOS晶体管的漏端还连接所述第二电流灵敏放大器的第一输入端；
所述参考比较单元，还包括：第三NMOS晶体管、并联连接至所述第三NMOS晶体管的源端的第三参考比较一晶体管一存储器单元和第四参考比较一晶体管一存储器单元；所述第三NMOS晶体管的栅端由所述第一控制信号控制；所述第三NMOS晶体管的漏端连接所述第二电流灵敏放大器的第二输入端；
所述第一电流灵敏放大器和所述第二电流灵敏放大器的输出端分别连接所述CMOS NAND门的两个输入端；所述CMOS NAND门的输出端连接所述CMOS传输门的控制端。
根据本发明提供的一种存内逻辑电路，所述第二电流灵敏放大器的复位与逻辑操作由所述第二控制信号控制。
根据本发明提供的一种存内逻辑电路，所述逻辑处理单元，还包括：第二CMOS反向器；
所述第二CMOS反向器的输入端连接所述CMOS NAND门的输出端；所述第二CMOS反向器的输出端连接所述CMOS传输门的控制端。
根据本发明提供的一种存内逻辑电路，所述第一控制信号为手动输入，或者系统生成。
根据本发明提供的一种存内逻辑电路，所述第二控制信号为手动输入，或者系统生成。
本发明提供的存内逻辑电路，通过比较经过逻辑输入单元与参考比较单元的电流大小，控制第一电流灵敏放大器的输出值，从而控制置位信号的传输并写回比较结果，完成整体的逻辑操作过程，相比现有技术，本发明所引入的额外单元为参考比较单元，但参考比较单元具有复用性，所有的逻辑操作过程中使用的参考比较单元可以相同，并且并行逻辑操作过程中可以使用相同的参考比较单元，故而在大规模阵列实际应用中引入的开销可以忽略不计，节省了使用辅助存储器单元带来的额外电路面积开销；同时，通过一步写入存储器的周期实现存内逻辑操作，整体的逻辑操作时间包括通过比较经过逻辑输入单元与参考比较单元的电流大小以产生逻辑输出的时间、以及逻辑写入存储器的时间，由于电流比较产生逻辑输出的时间较短，从而节省了于多个周期向辅助存储器单元写入所带来的时间浪费，实现了低逻辑操作步数、低逻辑操作时间且高逻辑级联效率的基于非易失性存储器进行存内逻辑计算的存内逻辑电路。
附图说明
为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的存内逻辑电路的电路图之一；
图2为本发明提供的存内逻辑电路的电路图之二；
图3为本发明提供的存内逻辑电路的电路图之三；
图4为本发明提供的存内逻辑电路的电路图之四；
图5为本发明提供的基于存内逻辑电路进行AND存内逻辑计算时控制信号波形以及相应的输出结果的示意图；
图6为本发明提供的基于存内逻辑电路进行AND逻辑时各个参考比较存储器单元的电导值之和的取值示意图；
图7为本发明提供的基于存内逻辑电路进行XOR逻辑时各个参考比较存储器单元的电导值之和的取值示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面结合图1-图7对本发明提供的存内逻辑电路进行描述。
图1为本发明提供的存内逻辑电路的电路图之一。如图1所示，该存内逻辑电路包括：逻辑输入单元、参考比较单元、逻辑处理单元、CMOS传输门10、以及逻辑输出一晶体管一存储器单元20；其中：
所述逻辑输入单元，包括：第一NMOS晶体管31、并联连接至所述第一NMOS晶体管31的源端的第一逻辑输入一晶体管一存储器单元32和第二逻辑输入一晶体管一存储器单元33；
所述参考比较单元，包括：第二NMOS晶体管41、并联连接至所述第二NMOS晶体管41的源端的第一参考比较一晶体管一存储器单元42和第二参考比较一晶体管一存储器单元43；所述第一NMOS晶体管31和所述第二NMOS晶体管41的栅端由第一控制信号(CLP)控制；
所述逻辑处理单元，包括：第一电流灵敏放大器51；所述第一电流灵敏放大器51的复位与逻辑操作由第二控制信号(CLK)控制；所述第一NMOS晶体管31和所述第二NMOS晶体管41的漏端分别连接所述第一电流灵敏放大器51的两个输入端；所述逻辑处理单元的输出端连接所述CMOS传输门10的控制端；
所述CMOS传输门10的输入端接收置位信号，所述CMOS传输门10的输出端连接所述逻辑输出一晶体管一存储器单元20。
需要说明的是，本发明中一晶体管一存储器单元可以是1个晶体管和1个阻变存储器(1T1R，1Transistor and 1RRAM)单元，但是，本发明对此不做限定。
具体地，第一逻辑输入一晶体管一存储器单元32和第二逻辑输入一晶体管一存储器单元33均为用于进行逻辑输入的一晶体管一存储器单元；第一参考比较一晶体管一存储器单元42和第二参考比较一晶体管一存储器单元43均为用于进行参考比较的一晶体管一存储器单元；逻辑输出一晶体管一存储器单元20为用于进行逻辑输出的一晶体管一存储器单元。
第一逻辑输入一晶体管一存储器单元32包括第一逻辑输入存储器单元321和第一晶体管322；第二逻辑输入一晶体管一存储器单元33包括第二逻辑输入存储器单元331和第二晶体管332；第一晶体管322和第二晶体管332的栅端由字线WL1控制。第一逻辑输入存储器单元321和第二逻辑输入存储器单元331的顶电极端连接至第一NMOS晶体管31的源端。
第一参考比较一晶体管一存储器单元42包括第一参考比较存储器单元421和第三晶体管422；第二参考比较一晶体管一存储器单元43包括第二参考比较存储器单元431和第四晶体管432；第三晶体管422和第四晶体管432的栅端由字线WL2控制。第一参考比较存储器单元421和第二参考比较存储器单元431的顶电极端连接至第二NMOS晶体管41的源端。
逻辑输出一晶体管一存储器单元20包括逻辑输出存储器单元201和第五晶体管202；第五晶体管202的栅端由字线WLY控制。逻辑输出存储器单元201的顶电极端连接至CMOS传输门10的输出端。
具体地，图1中所有的一晶体管一存储器单元的晶体管的源端均接地，比如第一逻辑输入一晶体管一存储器单元32的第一晶体管322、第二逻辑输入一晶体管一存储器单元33的第二晶体管332、第一参考比较一晶体管一存储器单元42的第三晶体管422、第二参考比较一晶体管一存储器单元43的第四晶体管432、以及逻辑输出一晶体管一存储器单元20的第五晶体管202的源端均接地。
图1示出的存内逻辑电路为基于非易失性存储器进行AND和NOR存内逻辑计算的电路。在AND存内逻辑计算和NOR存内逻辑计算的两种场景下，第一NMOS晶体管31和第二NMOS晶体管41的漏端所连接的第一电流灵敏放大器51的输入端相反。例如，基于图1示出的存内逻辑电路，假设在进行AND逻辑时，第一NMOS晶体管31和第二NMOS晶体管41的漏端分别连接第一电流灵敏放大器51的第一输入端和第二输入端，则在进行NOR逻辑时，第一NMOS晶体管31和第二NMOS晶体管41的漏端分别连接第一电流灵敏放大器51的第二输入端和第一输入端。
具体地，所述第一控制信号为手动输入，或者系统生成。所述第二控制信号为手动输入，或者系统生成。
本发明提供的存内逻辑电路，通过比较经过逻辑输入单元与参考比较单元的电流大小，控制第一电流灵敏放大器的输出值，从而控制置位信号的传输并写回比较结果，完成整体的逻辑操作过程，相比现有技术，本发明所引入的额外单元为参考比较单元，但参考比较单元具有复用性，所有的逻辑操作过程中使用的参考比较单元可以相同，并且并行逻辑操作过程中可以使用相同的参考比较单元，故而在大规模阵列实际应用中引入的开销可以忽略不计，节省了使用辅助存储器单元带来的额外电路面积开销；同时，通过一步写入存储器的周期实现存内逻辑操作，整体的逻辑操作时间包括通过比较经过逻辑输入单元与参考比较单元的电流大小以产生逻辑输出的时间、以及逻辑写入存储器的时间，由于电流比较产生逻辑输出的时间较短，从而节省了于多个周期向辅助存储器单元写入所带来的时间浪费，实现了低逻辑操作步数、低逻辑操作时间且高逻辑级联效率的基于非易失性存储器进行存内逻辑计算的存内逻辑电路。
基于上述实施例，图2为本发明提供的存内逻辑电路的电路图之二。如图2所示，该存内逻辑电路包括：逻辑输入单元、参考比较单元、逻辑处理单元、CMOS传输门10、以及逻辑输出一晶体管一存储器单元20；其中：
所述逻辑输入单元，包括：第一NMOS晶体管31、并联连接至所述第一NMOS晶体管31的源端的第一逻辑输入一晶体管一存储器单元32和第二逻辑输入一晶体管一存储器单元33；
所述参考比较单元，包括：第二NMOS晶体管41、并联连接至所述第二NMOS晶体管41的源端的第一参考比较一晶体管一存储器单元42和第二参考比较一晶体管一存储器单元43；所述第一NMOS晶体管31和所述第二NMOS晶体管41的栅端由第一控制信号(CLP)控制；
所述逻辑处理单元，包括：第一电流灵敏放大器51；所述第一电流灵敏放大器51的复位与逻辑操作由第二控制信号(CLK)控制；所述第一NMOS晶体管31和所述第二NMOS晶体管41的漏端分别连接所述第一电流灵敏放大器51的两个输入端；所述逻辑处理单元的输出端连接所述CMOS传输门10的控制端；
所述CMOS传输门10的输入端接收置位信号，所述CMOS传输门10的输出端连接所述逻辑输出一晶体管一存储器单元20；
进一步，逻辑处理单元，还包括：第一CMOS反向器52；
第一CMOS反向器52的输入端连接第一电流灵敏放大器51的输出端；第一CMOS反向器52的输出端连接CMOS传输门10的控制端。
具体地，图2示出的存内逻辑电路为基于非易失性存储器进行NAND和OR存内逻辑计算的电路。在NAND存内逻辑计算和OR存内逻辑计算的两种场景下，第一NMOS晶体管31和第二NMOS晶体管41的漏端所连接的第一电流灵敏放大器51的输入端相反。例如，基于图2示出的存内逻辑电路，假设在进行NAND逻辑时，第一NMOS晶体管31和第二NMOS晶体管41的漏端分别连接第一电流灵敏放大器51的第一输入端和第二输入端，则在进行OR逻辑时，第一NMOS晶体管31和第二NMOS晶体管41的漏端分别连接第一电流灵敏放大器51的第二输入端和第一输入端。
本发明提供的存内逻辑电路，通过比较经过逻辑输入单元与参考比较单元电流的大小，并写回比较结果的方法避免了现有技术中大量的辅助存储器单元，以及多个周期进行存储器写入所带来电路面积以及速度的开销。
基于上述实施例，图3为本发明提供的存内逻辑电路的电路图之三。如图3所示，该存内逻辑电路包括：逻辑输入单元、参考比较单元、逻辑处理单元、CMOS传输门10、以及逻辑输出一晶体管一存储器单元20；其中：
所述逻辑输入单元，包括：第一NMOS晶体管31、并联连接至所述第一NMOS晶体管31的源端的第一逻辑输入一晶体管一存储器单元32和第二逻辑输入一晶体管一存储器单元33；
所述参考比较单元，包括：第二NMOS晶体管41、并联连接至所述第二NMOS晶体管41的源端的第一参考比较一晶体管一存储器单元42和第二参考比较一晶体管一存储器单元43；所述第一NMOS晶体管31和所述第二NMOS晶体管41的栅端由第一控制信号(CLP)控制；
所述逻辑处理单元，包括：第一电流灵敏放大器51；所述第一电流灵敏放大器51的复位与逻辑操作由第二控制信号(CLK)控制；所述第一NMOS晶体管31和所述第二NMOS晶体管41的漏端分别连接所述第一电流灵敏放大器51的两个输入端；所述逻辑处理单元的输出端连接所述CMOS传输门10的控制端；
所述CMOS传输门10的输入端接收置位信号，所述CMOS传输门10的输出端连接所述逻辑输出一晶体管一存储器单元20；
进一步，所述逻辑处理单元，还包括：第二电流灵敏放大器53和CMOS NAND门54；所述第一NMOS晶体管31的漏端还连接所述第二电流灵敏放大器53的第一输入端；
所述参考比较单元，还包括：第三NMOS晶体管61、并联连接至所述第三NMOS晶体管61的源端的第三参考比较一晶体管一存储器单元62和第四参考比较一晶体管一存储器单元63；所述第三NMOS晶体管61的栅端由所述第一控制信号控制；所述第三NMOS晶体管61的漏端连接所述第二电流灵敏放大器53的第二输入端。
所述第一电流灵敏放大器51和所述第二电流灵敏放大器53的输出端分别连接所述CMOS NAND门54的两个输入端；所述CMOS NAND门54的输出端连接所述CMOS传输门10的控制端。
具体地，第二电流灵敏放大器53的复位与逻辑操作由第二控制信号控制。图3示出的存内逻辑电路为基于非易失性存储器进行XOR存内逻辑计算的电路。
第三参考比较一晶体管一存储器单元62包括第三参考比较存储器单元621和第六晶体管622；第四参考比较一晶体管一存储器单元63包括第四参考比较存储器单元631和第七晶体管632；第六晶体管622和第七晶体管632的栅端由字线WL2控制。第三参考比较存储器单元621和第四参考比较存储器单元631的顶电极端连接至第三NMOS晶体管61的源端。
图3中所有的一晶体管一存储器单元的晶体管的源端均接地，比如第一逻辑输入一晶体管一存储器单元32的第一晶体管322、第二逻辑输入一晶体管一存储器单元33的第二晶体管332、第一参考比较一晶体管一存储器单元42的第三晶体管422、第二参考比较一晶体管一存储器单元43的第四晶体管432、第三参考比较一晶体管一存储器单元62的第六晶体管622、第四参考比较一晶体管一存储器单元63的第七晶体管632以及逻辑输出一晶体管一存储器单元20的第五晶体管202的源端均接地。
本发明提供的存内逻辑电路，通过比较经过逻辑输入单元与参考比较单元电流的大小，并写回比较结果的方法避免了现有技术中大量的辅助存储器单元，以及多个周期进行存储器写入所带来电路面积以及速度的开销。
基于上述实施例，图4为本发明提供的存内逻辑电路的电路图之四。如图4所示，该存内逻辑电路包括：逻辑输入单元、参考比较单元、逻辑处理单元、CMOS传输门10、以及逻辑输出一晶体管一存储器单元20；其中：
所述逻辑输入单元，包括：第一NMOS晶体管31、并联连接至所述第一NMOS晶体管31的源端的第一逻辑输入一晶体管一存储器单元32和第二逻辑输入一晶体管一存储器单元33；
所述参考比较单元，包括：第二NMOS晶体管41、并联连接至所述第二NMOS晶体管41的源端的第一参考比较一晶体管一存储器单元42和第二参考比较一晶体管一存储器单元43；所述第一NMOS晶体管31和所述第二NMOS晶体管41的栅端由第一控制信号(CLP)控制；
所述逻辑处理单元，包括：第一电流灵敏放大器51；所述第一电流灵敏放大器51的复位与逻辑操作由第二控制信号(CLK)控制；所述第一NMOS晶体管31和所述第二NMOS晶体管41的漏端分别连接所述第一电流灵敏放大器51的两个输入端；所述逻辑处理单元的输出端连接所述CMOS传输门10的控制端；
所述CMOS传输门10的输入端接收置位信号，所述CMOS传输门10的输出端连接所述逻辑输出一晶体管一存储器单元20；
进一步，所述逻辑处理单元，还包括：第二电流灵敏放大器53和CMOS NAND门54；所述第一NMOS晶体管31的漏端还连接所述第二电流灵敏放大器53的第一输入端；
所述参考比较单元，还包括：第三NMOS晶体管61、并联连接至所述第三NMOS晶体管61的源端的第三参考比较一晶体管一存储器单元62和第四参考比较一晶体管一存储器单元63；所述第三NMOS晶体管61的栅端由所述第一控制信号控制；所述第三NMOS晶体管61的漏端连接所述第二电流灵敏放大器53的第二输入端；
所述第一电流灵敏放大器51和所述第二电流灵敏放大器53的输出端分别连接所述CMOS NAND门54的两个输入端；所述CMOS NAND门54的输出端连接所述CMOS传输门10的控制端。
进一步，所述逻辑处理单元，还包括：第二CMOS反向器55；
所述第二CMOS反向器55的输入端连接所述CMOS NAND门54的输出端；所述第二CMOS55反向器的输出端连接所述CMOS传输门10的控制端。
具体地，图4示出的存内逻辑电路为基于非易失性存储器进行XNOR存内逻辑计算的电路。
本发明提供的存内逻辑电路，通过比较经过逻辑输入单元与参考比较单元电流的大小，并写回比较结果的方法避免了现有技术中大量的辅助存储器单元，以及多个周期进行存储器写入所带来电路面积以及速度的开销。
基于上述实施例，图5为本发明提供的基于存内逻辑电路进行AND存内逻辑计算时控制信号波形以及相应的输出结果的示意图。结合图1、5可知，根据本发明提供的存内逻辑电路进行AND存内逻辑计算的整个逻辑过程可以分为三个步骤：
第一参考比较存储器单元421和第二参考比较存储器单元431的阻值在系统空闲的时间被操作至合适的电导值，同时逻辑输出存储器单元201的电导也提前被重置到低电导状态，即逻辑‘1’。
在第一个过程中，第一逻辑输入存储器单元321和第二逻辑输入存储器单元331的栅压VWL1，第一参考比较存储器单元421和第二参考比较存储器单元431的栅压VWL2，CLP信号输入为高电平，由此，CLP信号控制经过第一逻辑输入存储器单元321、第二逻辑输入存储器单元331、第一参考比较存储器单元421及第二参考比较存储器单元431的电流流入第一电流灵敏放大器51，CLK由重置状态时的高电平下降至低电平以进行逻辑操作。来自第一逻辑输入存储器单元321与第二逻辑输入存储器单元331的电流和来自第一参考比较存储器单元421与第二参考比较存储器单元431的电流通过第一电流灵敏放大器51中电流镜转换后分别向第一电流灵敏放大器51中NMOS交叉耦合锁存器的两个节点进行充电，由于存储单元电阻的不同，充电速度会呈现出差异，充电速度较快的节点率先被充电至NMOS的阈值电压，从而引起锁存器的正反馈过程，迅速达到稳态过程，输出比较后的结果至CMOS传输门10的控制端。
在第二个过程中，逻辑输出存储器单元201的栅压VWLY输入为高电平以激活写入状态，同时置位电压Vset施加至CMOS传输门10，若CMOS传输门10控制端为高电平，Vset被传输至逻辑输出存储器单元201的顶电极端，将逻辑输出存储器单元201置位，即输出逻辑‘0’，否则输出逻辑‘1’。
在第三个过程中，随着CLK恢复至高电平，第一电流灵敏放大器51中的交叉耦合锁存电路进入复位阶段，其两边节点都回复到零电位，从而为下一个逻辑运算周期做准备。
基于上述实施例，图6为本发明提供的基于存内逻辑电路进行AND逻辑时各个参考比较存储器单元的电导值之和的取值示意图。
结合图1示出的存内逻辑电路，第一参考比较存储器单元421和第二参考比较存储器单元431的总体电导值之和有三种可能分布：2LCS、HCS+LCS、2HCS。第一参考比较存储器单元421和第二参考比较存储器单元431的总体电导值之和在进行AND逻辑时取值为2LCS与HCS+LCS之间。第一参考比较存储器单元421和第二参考比较存储器单元431的总体电导值之和在进行NOR逻辑时取值为HCS+LCS与2HCS之间。HCS代表的是存储器的高电导值，LCS代表的是存储器的低电导值。图6中2L表示2LCS，1H1L表示HCS+LCS，2H表示2HCS。
由于支路的电流大小与电导呈正相关，在进行AND逻辑时，若第一逻辑输入存储器单元321和第二逻辑输入存储器单元331至少有一个处于高电导，即逻辑‘0’状态，则逻辑输入支路的总电流(即第一逻辑输入存储器单元321与第二逻辑输入存储器单元331的总电流)将大于参考比较存储器支路的总电流(即第一参考比较存储器单元421和第二参考比较存储器单元431的总电流)，第一电流灵敏放大器51的输出接近于VDD，从而控制CMOS传输门10打开，置位信号Vset被传输至逻辑输出存储器单元201的顶电极端，将逻辑输出存储器单元201置位，即输出逻辑‘0’。若第一逻辑输入存储器单元321和第二逻辑输入存储器单元331均处于低电导，即逻辑‘1’状态，则逻辑输入支路的总电流将小于参考比较存储器支路的总电流，第一电流灵敏放大器51的输出接近于0，从而控制CMOS传输门10关闭，置位信号Vset无法被传输至逻辑输出存储器单元201的顶电极端，逻辑输出存储器单元201状态维持不变，即输出逻辑‘1’。OR/NOR/NAND逻辑的实现过程与AND相类似，在此不再赘述。
基于上述实施例，图7为本发明提供的基于存内逻辑电路进行XOR逻辑时各个参考比较存储器单元的电导值之和的取值示意图。
结合图3示出的存内逻辑电路，在进行XOR逻辑时，第一电流灵敏放大器51和第二电流灵敏放大器53同时进行比较(通过第一逻辑输入存储器单元321与第二逻辑输入存储器单元331的总电流)与(通过第一参考比较存储器单元421和第二参考比较存储器单元431的总电流)以及(通过第三参考比较存储器单元621和第四参考比较存储器单元631的总电流)。若第一逻辑输入存储器单元321与第二逻辑输入存储器单元331均处于高电导，即逻辑‘0’状态，第一电流灵敏放大器51的输出为高电平，第二电流灵敏放大器53的输出为低电平，则通过CMOS NAND门54之后的电压信号将为高电平，置位信号Vset被传输至逻辑输出存储器单元201的顶电极端，将逻辑输出存储器单元201置位，即输出逻辑‘0’。若第一逻辑输入存储器单元321与第二逻辑输入存储器单元331中有一个处于高电导，所述第一电流灵敏放大器51和所述第二电流灵敏放大器53的输出均为高电平，则通过CMOS NAND门54之后的电压信号将为低电平，置位信号Vset无法被传输至逻辑输出存储器单元201的顶电极端，逻辑输出存储器单元201状态维持不变，即输出逻辑‘1’。若第一逻辑输入存储器单元321与第二逻辑输入存储器单元331均处于低电导，即逻辑‘0’状态，第一电流灵敏放大器51的输出为低电平，第二电流灵敏放大器53的输出为高电平，则通过CMOS NAND门54之后的电压信号将为高电平，置位信号Vset被传输至逻辑输出存储器单元201的顶电极端，将逻辑输出存储器单元201置位，即输出逻辑‘0’。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
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