具体实施方式

以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。

此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。

应当理解，当形成一个部件在另一个部件之上(on)、与另一个部件相连(connected to)及/或与另一个部件耦合(coupled to)，其可能包含形成这些部件直接接触的实施例，并且也可能包含形成额外的部件介于这些部件之间，使得这些部件不会直接接触的实施例。

应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进部性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。

除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他测量(measures)时，则如在本文中所使用的例如“同样的(same)”、“相等的(equal)”、“平坦的(planar)”，或是“共面的(coplanar)”等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，但其意指在可接受的差异内，包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，而举例来说，所述可接受的差异可因为制造流程(manufacturing processes)而发生。术语“大致地(substantially)”可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，为精确地相同的、相等的，或是平坦的，或者是其可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异可因为制造流程而发生。

应当理解，术语“大约(about)”修饰成分(ingredient)、部件的一数量(quantity)，或是本公开的反应物(reactant)，其为可发生的数值数量上的变异(variation)，举例来说，其经由典型的测量以及液体处理程序(liquid handlingprocedures)，而该液体处理程序用于制造浓缩(concentrates)或溶液(solutions)。再者，变异的发生可源自于应用在制造组成成分(compositions)或实施多个方法或其类似方式在测量程序中的非故意错误(inadvertent error)、在制造中的差异(differences)、来源(source)、或成分的纯度(purity)。在一方面，术语“大约(about)”意指报告数值的10％以内。在另一方面，术语“大约(about)”意指报告数值的5％以内。在再另一方面，术语“大约(about)”意指报告数值的10、9、8、7、6、5、4、3、2或1％以内。

在本公开中，一半导体元件通常意指可通过利用半导体特性(semiconductorcharacteristics)运行的一元件，而一光电元件(electro-optic device)、一发光显示元件(light-emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device)，均包括在半导体元件的范畴中。

应当理解，在本公开的描述中，上方(above)(或之上(up))对应Z方向箭头的该方向，而下方(below)(或之下(down))对应Z方向箭头的相对方向。

应当理解，在本公开的描述中，一元件(或一特征)沿着方向Z位于最高垂直高度(level)的一表面，为成该元件(或该特征)的一上表面。一元件(或一特征)沿着方向Z位于最低垂直高度(level)的一表面，为成该元件(或该特征)的一下表面。

图1为依据本公开一实施例中一种半导体元件10A的剖视示意图。图2为依据图1的该半导体元件10A的剖视放大示意图。

请参考图1，半导体元件10A可具有一基底101、多个绝缘结构107、一第一隔离层109、一第一晶体管201以及一第二晶体管301。

请参考图1及图2，基底101可包括一第一区103以及一第二区105。第一区103与第二区105可相互邻近设置。在一些实施例中，第一区103与第二区105可相互分开设置。举例来说，基底101可由下列材料所制：硅、锗、硅锗(silicon germanium)、硅碳(siliconcarbon)、硅锗碳(silicon germanium carbon)、镓、砷化镓(gallium arsenic)、砷化铟(indium arsenic)、磷化铟(indium phosphorus)或其他IV-IV族、III-V族或II-VI族半导体材料。基底101可具有一第一晶格常数(lattice constant)。在一些实例中，基底101可包括一有机半导体或一层叠半导体(layered semiconductor)，例如硅/硅锗、绝缘体上覆硅(silicon-on-insulator)或绝缘体上覆硅锗(silicon germanium-on-insulator)。

应当理解，第一区103可包括基底101的一部分以及位于基底101的该部分上的一空间。描述一元件设置在第一区103上，意指该元件设置在基底101的该部分的一上表面上。在一些实施例中，描述一元件设置在第一区103中，意指该元件设置在基底101的该部分中；然而，该元件的一上表面可齐平于基底101的该部分的上表面。在一些实施例中，描述一零件设置在第一区103中，意指该元件的一些部分设置在基底101中且该元件的其他部分设置在基底101上或上方。

据此，第二区105可包括基底101的其他部分以及基底101的该其他部分上的一空间。

请参考图1及图2，多个绝缘结构107可设置在第一区103与第二区105中。多个绝缘结构107的上表面可位于一垂直位面，高于基底101的一垂直位面。设置在第一区103中的多个绝缘结构107可界定出一第一主动区。设置在第二区105中的多个绝缘结构107可界定出一第二主动区。举例来说，绝缘结构107可由一隔离材料所制，例如氧化硅、氮化硅、氮氧化硅(silicon oxynitride)、氧化氮化硅(silicon nitride oxide)或掺氟硅酸盐(fluoride-doped silicate)。

应当理解，在本公开中，氮氧化硅代表一物质(substance)包含硅、氮(nitrogen)以及氧(oxygen)，其中氧所占的比例大于氮所占的比例。氧化氮化硅代表一物质包含硅、氧以及氮，其中氮所占的比率大于氧所占的比例。

请参考图1及图2，第一晶体管201可设置在第一区103中，且第二晶体管301可设置在第二区105中。在一些实施例中，第一晶体管201与第二晶体管301可具有一相同临界电压。在一些实施例中，第一晶体管201与第二晶体管301可具有不同临界电压。第一晶体管201可具有一第一下栅极结构203、一第一通道层211、一第一上栅极结构213、两个第一源极/漏极区225、两个第一接触点227以及两个第一导电层229。

请参考图1及图2，第一下栅极结构203可设置在第一区103上，并位于设置在第一区103中的一相邻对的绝缘结构107之间。第一下栅极结构203可具有一第一下栅极电极205、两个第一下栅极间隙子207以及一第一下栅极电介质209。

请参考图1及图2，第一下栅极电极205可设置在第一区103上。举例来说，第一下栅极电极205可由一导电材料所制，例如多晶硅(polycrystalline silicon)、多晶硅锗(polycrystalline silicon germanium)或其组合。在一些实施例中，第一下栅极电极205可掺杂有一掺杂物，例如磷、砷、锑或硼。在一些实施例中，举例来说，第一下栅极电极205可由下列材料所制：钨、铝、钛、铜、钽、钼、氮化钽、硅化镍(nickel silicide)、硅化钴(cobaltsilicide)、氮化钛、氮化钨、铝化钛(titanium aluminide)、氮化铝钛(titanium aluminumnitride)、氮碳化钽(tantalum carbon nitride)、碳化钽(tantalum carbide)、氮化钽硅(tantalum silicon nitride)或其组合。

请参考图1及图2，两个第一下栅极间隙子207可设置在的一下栅极电极205的两侧上。在一些实施例中，第一下栅极电极205与两个第一下栅极间隙子207的界面呈弯曲状(curved)(图1中未示)。在一些实施例中，举例来说，两个第一下栅极间隙子207可由一隔离材料所制，例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅或其类似物。

在一些实施例中，两个第一下栅极间隙子207可从一能量可移除材料所制，并可具有一孔隙率，介于大约10％到大约100％。两个第一下栅极间隙子207可具有一骨架(skeleton)以及多个空的空间，而多个空的空间设置在骨架之间。多个空的空间可相互连接，并可充填有空气。举例来说，骨架可包含氧化硅、低介电材料或甲基硅酸盐(methylsilsesquioxane)。应当理解，当孔隙率为100％时，其指两个第一下栅极间隙子207仅具有空的空间，且两个第一下栅极间隙子207可当成是气隙。在一些实施例中，两个第一下栅极间隙子207的孔隙率可介于45％到75％之间。两个第一下栅极间隙子207的多个空的空间可充填有空气。结果，两个第一下栅极间隙子207的一介电常数，可大大地低于例如仅由氧化硅所制的一层的一介电常数。因此，如下所述，两个第一下栅极间隙子207可大大地降低在第一下栅极电极205与两个第一源极/漏极区225之间的寄生电容。意即，两个第一下栅极间隙子207可大大地减缓在第一晶体管201中感应的电子信号或施加到第一晶体管201的电子信号之间的一干扰效应。

能量可移除材料可包含一材料，例如一热可分解材料、一光可分解材料、一电子束可分解材料或其组合。举例来说，能量可移除材料具有一基础材料以及一可分解成孔剂材料，而该可分解成孔剂材料在暴露在一能量源时而被大致地移除。

在一些实施例中，能量可移除材料可包括一相对高浓度的考分解成孔剂材料以及一相对低浓度的基础材料，但并不以此为限。举例来说，能量可移除材料可包括大约75％或更高的可分解成孔剂材料以及大约25％或更低的基础材料。在另一例子中，能量可移除材料可包括大约95％或更高的可分解成孔剂材料以及大约5％或更低的基础材料。在另一例子中，能量可移除材料可包括100％的可分解成孔剂材料，而没有使用基础材料。在另一例子中，能量可移除材料可包括大约45％或更高的可解成孔剂材料以及大约55％或更低的基础材料。

请参考图1及图2，第一下栅极电介质209可设置在第一下栅极电极205与两个第一下栅极间隙子207上。在一些实施例中，举例来说，第一下栅极电介质209可由氧化硅或其类似物所制。在一些实施例中，第一下栅极电介质209可由一隔离材料所制，而隔离材料具有大约4.0或更大的一介电常数。

请参考图1及图2，第一通道层211可设置在第一下栅极电介质209上。第一通道层211可由IV族、II-IV族或III-V族半导体材料所制。举例来说，第一通道层211可包含以下材料：硅、锗、硅锗、砷化铟镓(indium gallium arsenide)、砷化铟(indium arsenide)、锑镓(gallium antimonide)、锑铟(indium antimonide)或其组合。

请参考图1及图2，第一上栅极结构213可设置在第一通道层211上。第一上栅极结构213可包括一第一上栅极电介质215、一第一下功函数层217、一第一上功函数层219、一第一填充层221以及两个第一上栅极间隙子223。

请参考图1及图2，在所述的实施例中，第一上栅极电介质215可设置在第一通道层211上。第一上栅极电介质215可具有一第一下子层215-1、一第一中间子层215-3以及一第一上子层215-5。第一下子层215-1可设置在第一通道层211上，并可具有一U形剖面轮廓。由于U形剖面轮廓，因此可避免角落效应(corner effects)。第一下子层215-1可具有一厚度，介于0.1nm到3.0nm之间。较佳者，第一下子层215-1的厚度ˇ介于0.5nm到2.5nm之间。在一些实施例中，举例来说，第一下子层215-1可由下列材料所制：氧化硅、氮化硅、氮氧化硅、氧化氮化硅或其类似物。在一些实施例中，第一下子层215-1可由一隔离材料所制，而隔离材料具有大约4.0或更大的一介电常数。

具有大约4.0或更大的一介电常数的隔离材料可为下列材料：氧化铪(hafniumoxide)、氧化锆铪(hafnium zirconium oxide)、氧化铪镧(hafnium lanthanum oxide)、氧化硅铪(hafnium silicon oxide)、氧化钽铪(hafnium tantalum oxide)、氧化钛铪(hafnium titanium oxide)、氧化锆(zirconium oxide)、氧化铝、氧化硅铝(aluminumsilicon oxide)、氧化钛、五氧化二钽(tantalum pentoxide)、氧化镧(lanthanum oxide)、氧化硅镧(lanthanum silicon oxide)、钛酸锶(strontium titanate)、铝酸镧(lanthanumaluminate)、氧化钇(yttrium oxide)、氧化镓(gallium(III)trioxide)、钆镓氧化物(gadolinium gallium oxide)、锆钛酸铅(lead zirconium titanate)、钛酸钡(bariumtitanate)、锶钛酸钡(barium strontium titanate)、锆酸钡(barium zirconate)或其组合。

请参考图1及图2，第一中间子层215-3可设置在第一下子层215-1上。第一中间子层215-3可具有一U形剖面轮廓。第一中间子层215-3可具有一厚度，介于大约0.1nm到大约2.0nm之间。较佳者，第一中间子层215-3的厚度可介于大约0.5nm到1.5nm之间。在一些实施例中，举例来说，第一中间子层215-3可由一隔离材料所制，而隔离材料具有大约为4.0或更大的一介电常数。在一些实施例中，举例来说，第一中间子层215-3可为下列材料：氧化硅、氮化硅、氮氧化硅、氧化氮化硅或其类似物。

请参考图1及图2，第一上子层215-5可设置在第一中间子层215-3上。第一上子层215-5可具有一U形剖面轮廓。第一上子层215-5可具有一厚度，介于大约0.5m,到5.0nm之间。较佳者，第一上子层215-5的厚度可介于大约0.5nm到2.5nm之间。在一些实施例中，举例来说，第一上子层215-5可由一隔离材料所制，而隔离材料具有大约为4.0或更大的一介电常数。在一些实施例中，举例来说，第一上子层215-5可由下列材料所制：氧化硅、氮化硅、氮氧化硅、氧化氮化硅或其类似物。

请参考图1及图2，第一下功函数层127可设置在第一上栅极电介质215上。尤其是，第一下功函数层217可设置在第一上子层215-5上。第一下功函数层217可具有一U形剖面轮廓。第一下功函数层217可具有一厚度，介于大约到大约之间。较佳者，第一下功函数层217的厚度可介于大约到之间。举例来说，第一下功函数层217可由下列材料所制：铝、银、钛、氮化钛、钛铝(titanium aluminum)、碳化钛铝(titanium carbidealuminum)、氮化钛铝(titanium nitride aluminum)、钛硅铝(titanium siliconaluminum)、氮化钽(tantalum nitride)、碳化钽(tantalum carbide)、氮化硅钽(tantalumsilicon nitride)、锰(manganese)、锆(zirconium)或氮化钨。

请参考图1及图2，第一上功函数层219可设置在第一下功函数层217上。第一上功函数层219可具有一U形剖面轮廓。第一上功函数层219可具有一厚度，介于大约到之间。举例来说，第一上功函数层219可由下列材料所制：氮化钛、氮化钽、碳化钽、氮化钨或钌(ruthenium)。

请参考图1及图2，第一填充层211可设置在第一上功函数层219上。举例来说，第一填充层221可由钨或铝所制。

请参考图1及图2，两个第一上栅极间隙子223可分别对应设置在第一上栅极电介质215的两侧上。尤其是，两个第一上栅极间隙子223可分别对应设置在第一下子层215-1的两侧上。举例来说，两个第一上栅极间隙子223可由下列材料所制：氧化硅、氮化硅或其类似物。

请参考图1及图2，两个第一源极/漏极区225可设置在第一下栅极结构203的两侧上，以及在第一通道层211的两侧上。两个第一源极/漏极区225的上部可沿Z方向朝远离基底101方向突出。两个第一源极/漏极区225的上部可设置在邻近两个第一上栅极间隙子223处。两个第一源极/漏极区225的下部考位于一垂直位面(vertical level)，低于两个第一下栅极间隙子207的下表面。在一些实施例中，两个第一源极/漏极区225的下部可位于一垂直位面，介于两个第一下栅极间隙子207的下表面的垂直位面与两个第一下栅极间隙子207的上表面的一垂直位面之间。设置在第一区103中的多个绝缘结构107可分别对应设置在邻近两个第一源极/漏极区225处。

举例来说，两个第一源极/漏极区225可由下列材料所制：硅、锗、硅锗、砷化铟镓(indium gallium arsenide)或碳化硅。两个第一源极/漏极区225可掺杂有一掺杂物，例如磷、砷、锑或硼。两个第一源极/漏极区225可具有一第一电形态。在一些实施例中，两个第一源极/漏极区225可具有一均匀掺杂浓度。在一些实施例中，两个第一源极/漏极区225的不同位面可具有各式不同的掺杂浓度。举例来说，在一些实施例中，两个第一源极/漏极区225的上部可具有一掺杂浓度，大于两个第一源极/漏极区225的其他部分的掺杂浓度。在一些其他实施例中，两个第一源极/漏极区225的中间部分可具有一掺杂浓度，大于两个第一源极/漏极区225的其他部分的掺杂浓度。在一些实施例中，两个第一源极/漏极区225可由一材料所制，而该材料不同于第一通道层211的材料。举例来说，第一通道层211可由锗所制，而两个第一源极/漏极区225可由掺杂硅锗(doped silicon germanium)所制。据此，第一通道层211可包括一应变通道(strained channel)。结果，可提升第一晶体管201的载子移动率(carrier mobility)。

请参考图1及图2，第一隔离层109可设置在多个绝缘结构107、第一通道层211以及两个第一源极/漏极区225上。第一隔离层109可围绕第一上栅极结构213设置。举例来说，第一隔离层109可由下列材料所制：氮化硅、氧化硅、氮氧化硅、可流动氧化物(flowableoxide)、硅氮烷(tonen silazen)、未掺杂硅玻璃(undoped silica glass)、硼二氧化硅玻璃(borosilica glass)、磷硅酸盐玻璃(phosphosilica glass)、硼磷硅酸盐玻璃(borophosphosilica glass)、等离子体辅助四氧乙基硅(plasma-enhanced tetra-ethylorthosilicate)、氟硅酸盐玻璃(fluoride silicate glass)、掺杂有碳的氧化硅(carbondoped silicon oxide)、非晶氟化碳(amorphous fluorinated carbon)、有机硅酸盐玻璃(organo silicate glass)或其组合。

请参考图1及图2，可设置两个第一接触点227以穿经第一隔离层109，并分别对应设置在两个第一源极/漏极区225上。两个第一接触点227可具有锥形(tapered)剖面轮廓。在一些实施例中，两个第一接触点227的一宽度可沿Z方向从上到下逐渐变宽。在一些实施例中，两个第一接触点227的侧边可具有一始终如一的斜率。举例来说，两个第一接触点227可由一导电材料所制，例如一掺杂多晶硅、金属或金属氮化物。金属可为铝、铜或钴(cobalt)。

请参考图1及图2，两个第一导电层229可分别对应设置在两个第一接触点227与两个第一源极/漏极区225之间。每一第一导电层229可具有一厚度，介于大约2nm到大约20nm之间。举例来说，两个第一导电层229可由下列材料所制：硅化钛(titanium silicide)、硅化镍(nickel silicide)、硅化镍铂(nickel platinum silicide)、硅化钽(tantalumsilicide)或硅化钴(cobalt silicide)。

请参考图1及图2，第二晶体管301可具有一结构，类似于第一晶体管201的结构，但并不以此为限。第二晶体管301可包括一第二下栅极结构303、一第二通道层311、一第二上栅极结构313、两个第二源极/漏极区325、两个第二接触点327以及两个第二导电层329。

请参考图1及图2，第二下栅极结构303可设置在第二区105上，并位于设置在第二区105中的一相邻对的绝缘结构107之间。第二下栅极结构303可位于与第一下栅极结构203相同的一垂直位面。第二下栅极结构303可包括一第二下栅极电极305、两个第二下栅极间隙子307以及一第二下栅极电介质309。

请参考图1及图2，第二下栅极电极305可设置在第二区105上。第二下栅极电极305可由与第一下栅极电极205相同的一材料所制，但并不以此为限。两个第二下栅极间隙子307可设置在第二下栅极电极305的两侧上。两个第二下栅极间隙子307可由与两个第一下栅极间隙子207相同的一材料所制，但并不以此为限。第二下栅极电介质309可设置在第二下栅极电极305与两个第二下栅极间隙子307上。第二下栅极电介质309可由与第一下栅极电介质209相同的一材料所制，但并不以此为限。

请参考图1及图2，第二通道层311可设置在第二下栅极电介质309上。第二通道层311可位于与第一通道层211相同的一垂直位面。第二通道层311可由与第二下栅极电介质309相同的一材料所制，但并不以此为限。

请参考图1及图2，第二上栅极结构313可设置在第二通道层311上。第二上栅极结构313可包括一第二上栅极电介质315、一第二下功函数层317、一第二填充层321以及两个第二上栅极间隙子323。

请参考图1及图2，第二上栅极电介质315可设置在第二通道层311上。第二上栅极电介质315可具有一厚度，小于第一上栅极电介质215的厚度。第二上栅极电介质315可具有一第二下子层315-1以及一第二中间子层315-3。

请参考图1及图2，第二下子层315-1可设置在第二通道层311上，并可具有一U形剖面轮廓。由于U形剖面轮廓，所以可避免角落效应(corner effects)。第二下子层315-1可具有与第一下子层215-1相同的一厚度，但并不以此为限。第二下子层315-1可由与第一下子层215-1相同的一材料所制，但并不以此为限。第二中间子层315-3可设置在第二下子层315-1上。第二中间子层315-3可具有一U形剖面轮廓。第二中间子层315-3可具有与第一中间子层215-3相同的一厚度，但并不以此为限。第二中间子层315-3可由与第一中间子层215-1相同的一材料所制，但并不以此为限。

请参考图1及图2，第二下功函数层317可设置在第二上栅极电介质315上。尤其是，第二下功函数层317可设置在第二中间子层315-3上。第二下功函数层317可具有一U形剖面轮廓。第二下功函数层317可具有与第一下功函数层217相同的一厚度，但并不以此为限。第二下功函数层317可由与第一下功函数层217相同的一材料所制。第二填充层321可设置在第二下功函数层317上。第二填充层321可由与第一填充层221相同的一材料所制。两个第二上栅极间隙子323可分别对应设置在第二上栅极间隙子315的两侧上。尤其是，两个第二上栅极间隙子323可分别对应设置在第二下子层315-1的两侧上。两个第二上栅极间隙子323可由与两个第一上栅极间隙子223相同的一材料所制，但并不以此为限。

请参考图1及图2，两个第二源极/漏极区325可设置在第二下栅极结构303的两侧上以及在第二通道层311的两侧上。两个第二源极/漏极区325的上部可沿Z方向朝远离基底101的方向突出。两个第二源极/漏极区325的上部可设置在邻近两个第二上栅极间隙子323处。两个第二源极/漏极区325的下部可位于一垂直位面，低于两个第二下栅极间隙子307的下表面。在一些实施例中，两个第二源极/漏极区325的下表面可位于一垂直位面，介于两个第二下栅极间隙子307的下表面的垂直位面与两个第二下栅极间隙子307的上表面的一垂直位面之间。设置在第二区105中的多个绝缘结构107可分别对应设置在邻近两个第二源极/漏极区325处。两个第二源极/漏极区325可由与两个第一源极/漏极区225相同的一材料所制，但并不以此为限。

请参考图1及图2，可设置两个第二接触点327以穿经第一隔离层109，并分别对应设置在两个第二源极/漏极区325上。两个第二接触点327可由与两个第一接触点227相同的一材料所制，但并不以此为限。两个第二导电层329可分别对应设置在两个第二接触点327与两个第二源极/漏极区325之间。两个第二导电层329可具有与两个第一导电层229相同的一厚度，但并不以此为限。两个第二导电层329可由与两个第一导电层229相同的一材料所制，但并不以此为限。

当操作半导体元件10A时，第一下栅极结构203、第一上栅极结构213、第二下栅极结构303以及第二上栅极结构313可电性耦接到不同电压供应器(voltage supplies)。第一通道层211的导电状态可同时被第一下栅极结构203与第一上栅极结构213所控制。结果，可降低在第一通道层211中的漏电流。据此，第二通道层311的导电状态可同时被第二下栅极结构303与第二上栅极结构313所控制。在一些实施例中，第一下栅极结构203与第一上栅极结构213可电性耦接到相同的一电压供应器。

图3到图5为依据本公开一实施例中各半导体元件10B、10C、10D的剖视示意图。图6为依据图5的该半导体元件10D的剖视放大示意图。图7为依据本公开一实施例中一种半导体元件10E的剖视放大示意图。图8为依据本公开一实施例中一种半导体元件10F的剖视示意图。

请参考图3，在半导体元件10B中，一第一下隔离层233可设置在第一下栅极结构203下方，并位于两个第一源极/漏极区225之间。第一下隔离层223可由与第一下栅极电介质209相同的一材料所制，但并不以此为限。一第一通道分离层(first bottom insulatinglayer)231可设置在第一下隔离层233下方，并位于两个第一源极/漏极区225之间。第一通道分离层231的一下表面可位于一垂直位面，高于两个第一源极/漏极区225的下表面的垂直位面。第一通道分离层231可掺杂有一掺杂物，例如磷、砷、锑或硼。第一通道分离层231可具有一第二电形态，相对于两个第一源极/漏极区225的电形态。

请参考图3，一第二下隔离层333可设置在第二下栅极结构303下方，并位于两个第二源极/漏极区325之间。第二下隔离层333可由与第二下栅极电介质309相同的一材料所制，但并不以此为限。一第二通道分离层331可设置在第二下隔离层333下方，并位于两个第二源极/漏极区325之间。第二通道分离层331的一下表面可位于一垂直位面，高于两个第二源极/漏极区325的下表面的垂直位面。第二通道分离层331可掺杂有一掺杂物，例如磷、砷、锑或硼。第二通道分离层331可具有一电形态，相对两个第二源极/漏极区325的电形态。第一通道分离层231与第二通道分离层331可避免通道形成在基底101的上表面。据此，可避免一短通道效应。

请参考图4，在半导体元件10C中，一第一缓冲层235可设置在第一下隔离层233下方。第一缓冲层235的下表面可位于一垂直位面，低于两个第一源极/漏极区225的下表面的垂直位面。第一缓冲层235可由一材料所制，该材料具有一晶格常数，而该晶格常数不同于基底101的晶格常数。一第二缓冲层335可设置在第二下隔离层333下方。第二缓冲层335的下表面可位于一垂直位面，低于两个第二源极/漏极区325的下表面的垂直位面。第二缓冲层335可由一材料所制，该材料具有一晶格常数，而该晶格常数不同于基底101的晶格常数。由于晶格常数的不同，所以可提升第一晶体管201的载子移动率或第二晶体管301的载子移动率。

请参考图5及图6，在半导体元件10D中，第一上栅极电介质215的厚度可小于第二上栅极电介质315的厚度。第一上栅极电介质216可具有第一下子层215-1以及第一中间子层215-3。第一下功函数层217可设置在第一中间子层215-3上。

请参考图5及图6，第二上栅极电介质315可包括第二下子层315-1、第二中间子层315-3以及一第二上子层315-5。第二上子层315-5可设置在第二中间子层315-3上。第二上子层315-5可具有一U形剖面轮廓。第二上子层315-5可具有一厚度，介于大约0.5nm到大约5.0nm之间。较佳者，第二上子层315-5的厚度可介于大约0.5nm到2.5nm之间。应当理解，第二上子层315-5的厚度可依据环境而设定在一任意范围。在一些实施例中，举例来说，第二上子层315-5可由一隔离材料所制，该隔离材料具有大约4.0或更大的一介电常数。在一些实施例中，举例来说，第二上子层315-5可由下列材料所制：氧化硅、氮化硅、氮氧化硅、氧化氮化硅或其类似物。第二下功函数层317可设置在第二上子层315-5上。

请参考图7，在半导体元件10E中，第一上栅极结构213可具有一第一界面层(firstinterfacial layer)237、一第一耦极层(first dipole layer)239、第一上栅极电介质215、一第一功能层(first functional layer)241、一第一调整层(first adjustmentlayer)243、一第一保护层245、第一下功函数层217、第一上功函数层219、一第一囊封层(first encapsulation layer)247、第一填充层221以及一第一盖层249。第一界面层237可设置在第一通道层211与第一上栅极电介质215之间。第一界面层237可帮助第一上栅极电介质215的形成。第一界面层237可具有一厚度，介于大约到大约之间。第一界面层237可由下层第一通道层211的一化学氧化物所形成，例如氧化硅。

请参考图7，第一耦极层239可设置在第一上栅极电介质215与第一界面层237之间。第一耦极层239可具有一厚度，小于2nm。第一耦极层239可置换在第一上栅极电介质215中的缺陷，并可改善第一上栅极结构213的移动率(mobility)与可靠度。第一耦极层239可由一材料所制，该材料包含以下其中一或多个：氧化镥(lutetium oxide)、氧化硅镥(lutetium silicon oxide)、氧化钇(yttrium oxide)、氧化硅钇(yttrium siliconoxide)、氧化镧(lanthanum oxide)、氧化硅镧(lanthanum silicon oxide)、氧化钡(barium oxide)、氧化硅钡(barium silicon oxide)、氧化锶(strontium oxide)、氧化硅锶(strontium silicon oxide)、氧化铝、氧化硅铝、氧化钛、氧化硅钛、氧化铪(hafniumoxide)、氧化硅铪(hafnium silicon oxide)、氧化锆(zirconium oxide)、氧化硅锆(zirconium silicon oxide)、氧化钽(tantalum oxide)、氧化硅钽(tantalum siliconoxide)、氧化钪(scandium oxide)、氧化钪(scandium silicon oxide)、氧化镁(magnesiumoxide)以及氧化硅镁(magnesium silicon oxide)。

请参考图7，第一功能层241可设置在第一上栅极电介质215上。第一功能层241可具有一厚度，介于大约到大约之间，举例来说，并可由氮化钛或氮化钽所制。第一功能层241在接下来的半导体工艺期间可保护第一上栅极电介质215避免损伤(damage)。第一调整层243可设置在第一功能层214上，并可包含一材料或包含氮化镧(lanthanidenitride)的一合金。第一调整层243可用于微调第一上栅极结构213的临界电压。第一保护层245可设置在第一调整层243上，并可在接下来的半导体工艺期间保护第一调整层243避免损伤(damage)。举例来说，第一保护层245可由氮化钛所制。

请参考图7，第一囊封层247可设置在第一填充层221下方。第一囊封层247可具有一厚度，介于大约到大约之间。举例来说，第一囊封层247可由氮化钛所制。第一囊封层247可保护在第一囊封层247下方的各层避免机械损伤或第一填充层221的扩散。第一盖层249可设置在第一填充层221上。举例来说，第一盖层249可由下列材料所制：氧化硅、氮化硅、氮氧化硅、氧化氮化硅或掺氟硅酸盐。

请参考图8，在半导体元件10F中，第一上栅极结构213可设置在第一通道层211上，并可包括第一下子层215-1、第一中间子层215-3、第一下功函数层217、第一上功函数层219、第一调整层243、第一填充层221、第一盖层249以及两个第一上栅极间隙子223。第一下子层215-1可设置在第一通道层211上，并可具有一U形剖面轮廓。第一中间子层215-3可设置在第一下子层215-1上。第一下子层215-1的U形剖面轮廓可当成是一凹陷空间。第一中间子层215-3可设置在凹陷空间的下部中。第一下功函数层217可设置在第一中间子层215-3上。第一上功函数层219可设置在第一下功函数层217上。第一调整层243可设置在第一上功函数层219上。第一填充层221可设置在第一调整层243上。第一盖层249可设置在第一填充层221上。

请参考图8，第二上栅极结构313可设置在第二通道层311上，并可具有第二下子层315-1、第二中间子层315-3、第二下功函数层317、第二调整层343、第二填充层321、第二盖层319以及两个第二上栅极间隙子323。第二下子层315-1可设置在第二通道层311上，并可具有一U形剖面轮廓。第二中间子层315-3可设置在第二下子层315-1上。第二下子层315-1的U形剖面轮廓可当成是一凹陷空间。第二中间子层315-3可设置在凹陷空间的下部中。第二下功函数层317可设置在第二中间子层315-3上。第二调整层343可设置在第二下功函数层317上。第二填充层321可设置在第二调整层343上。第二盖层349可设置在第二填充层321上。

应当理解，“正在形成(forming)”、“已经形成(formed)”以及“形成(form)”的术语，可表示并包括任何产生(creating)、构建(building)、图案化(patterning)、注入(implanting)或沉积(depositing)一零件(element)、一掺杂物(dopant)或一材料的方法。形成方法的例子可包括原子层沉积(atomic layer deposition)、化学气相沉积(chemicalvapor deposition)、物理气相沉积(physical vapor deposition)、喷溅(sputtering)、旋转涂布(spin coating)、扩散(diffusing)、沉积(depositing)、生长(growing)、注入(implantation)、光刻(photolithography)、干蚀刻以及湿蚀刻，但并不以此为限。

图9为依据本公开一实施例中一种半导体元件10A的制备方法20的流程示意图。图10到图26为依据本公开一实施例中该半导体元件10A的制备方法的一流程的剖视示意图。

请参考图9及图10，在步骤S11，可提供一基底101，且第一半导体材料401的一层、第一隔离材料403的一层以及第二半导体材料405的一层可依序形成在基底101上。基底101可包括一第一区103以及一第二区105。第一区103与第二区105可相互邻近设置。在一些实施例中，第一区103与第二区105可相互分开设置。

在一些实施例中，举例来说，第一半导体材料401可由一导电材料所制，例如多晶硅、多晶硅锗或其组合。例如磷、砷、锑或硼的掺杂物，可在第一半导体材料401的该层形成期间掺杂进入第一半导体材料401的该层。在一些实施例中，举例来说，第一半导体材料401可为下列材料：钨、铝、钛、铜、钽、钼、氮化钽、硅化镍、硅化钴、氮化钛、氮化钨、铝化钛、氮化铝钛、氮碳化钽、碳化钽、氮化钽硅或其组合。

在一些实施例中，举例来说，第一隔离材料403可为氧化硅或其类似物。在一些实施例中，举例来说，第一隔离材料403可为一隔离材料，该隔离材料具有大约为4.0或更大的一介电常数。在一些实施例中，第二半导体材料405可包含IV族、II-IV族或III-V族化合物，例如硅、锗、硅锗、砷化铟镓、砷化铟、锑镓或锑铟。

请参考图9及图11，在步骤S13，形成多个绝缘结构109，以便穿经第二半导体材料405的该层、第一隔离材料403的该层、第一半导体材料401的该层以及基底101。请参考图11，可执行一系列的沉积工艺以沉积一氧化物垫层(pad oxide layer)(在图11中未示)以及一氮化物垫层(pad nitride layer)(在图11中未示)在第二半导体材料405的该层上。可执行一光刻工艺以界定出多个绝缘结构107的位置。在光刻工艺之后，可执行如一各向异性干蚀刻工艺的一蚀刻工艺，以形成多个沟槽穿经氧化物垫层、氮化物垫层以及基底101。一隔离材料可沉积在多个所述沟槽中，并可接着执行例如化学机械研磨的一平坦化工艺，以移除多余的填充材料，直到第二半导体材料405的该层暴露且同时形成多个绝缘结构107为止。举例来说，隔离材料可为下列材料：氧化硅、氮化硅、氮氧化硅、氧化氮化硅或或掺氟硅酸盐。

请参考图9及图12，在步骤S15，一第一虚拟结构501以及一第二虚拟结构601可形成在第二半导体材料405的该层上。第一虚拟结构501可形成在第一区103中，并可具有一第一下虚拟层503、一第一中间虚拟层505、一第一上虚拟层507以及两个第一上栅极间隙子223。第二虚拟结构601可形成在第二区105中，并可具有一第二下虚拟层603、一第二中间虚拟层605、一第二上虚拟层607以及两个第二上栅极间隙子323。

请参考图12，一蚀刻终止层、一牺牲层以及一掩模层可依序形成在第二半导体材料405的该层与多个绝缘结构107上。举例来说，蚀刻终止层可由下列材料所制：掺碳氧化物(carbon-doped oxide)、并入碳的氧化硅(carbon incorporated silicon oxide)、鸟胺酸去羧化酶(ornithine decarboxylase)或掺氮碳化硅(nitrogen-doped siliconcarbide)。举例来说，牺牲层可由多晶硅所制。举例来说，掩模层可由氧化硅、氮化硅或其类似物所制。可执行一光刻工艺以界定出第一虚拟结构501与第二虚拟结构601的位置。在光刻工艺之后，可执行如一各向异性干蚀刻工艺的一蚀刻工艺，以移除蚀刻终止层、牺牲层以及掩模层的一些部分。同时，第一下虚拟层503、第一中间虚拟层505、第一上虚拟层507、第二下虚拟层603、第二中间虚拟层605以及第二上虚拟层607可在蚀刻工艺之后形成。

请参考图12，一间隙子隔离层可沉积在中间半导体元件上。可执行如一各向异性干蚀刻工艺的一蚀刻工艺，以移除间隙子隔离层的一些部分，并同时形成两个第一上栅极间隙子223以及两个第二上栅极间隙子323。举例来说，间隙子隔离层可为氧化硅、氮化硅或其类似物。

请参考图9及图13，在步骤S17，可形成多个凹陷701，以便穿过第二半导体材料405的该层、第一隔离材料403的该层、第一半导体材料401的该层以及基底101。执行如一各向异性该蚀刻工艺的一蚀刻工艺，其使用第一虚拟结构501以及第二虚拟结构601当作掩模，以移除第二半导体材料405的该层、第一隔离材料403的该层、第一半导体材料401的该层以及基底101的一些部分，并同时形成多个凹陷701。在蚀刻工艺之后，第二半导体材料405的该层可转变成第一通道层211以及第二通道层311。第一隔离材料403的该层可转变成第一下栅极电介质209以及第二下栅极电介质309。蚀刻工艺可使用多个步骤并使用各式不同的蚀刻剂(etchants)。

请参考图9及图14，在步骤S19，可执行一侧向蚀刻工艺以移除第一半导体材料401的该层的一些部分，并形成多个侧向凹陷703。侧向蚀刻工艺相对于第一半导体材料401可具有一蚀刻选择性。一蚀刻工艺的选择性通常表示成蚀刻率的一比率。举例来说，若是蚀刻一材料快于其他材料25倍的话，则蚀刻工艺可描述成具有25：1的一选择秀，或简化成25。在这方面，较高的比率或数值表示更有选择性的蚀刻工艺。在侧向蚀刻工艺中，针对第一半导体材料401的一蚀刻率可大于基底101的一蚀刻率、第一隔离材料403的一蚀刻率、第二半导体材料405的一蚀刻率以及多个绝缘结构107的一蚀刻率。侧向蚀刻工艺的选择性可大于或等于大约10、大于或等于大约12、大于或等于大约15、大于或等于大约20，或者是大于或等于大约25。

请参考图9及图15，在步骤S21，两个第一下栅极间隙子207与两个第二下栅极间隙子307可形成在多个侧向凹陷703中。可沉积一隔离材料或一能量材料以充填多个侧向凹陷703以及多个凹陷701的一些部分。隔离材料可为氧化硅、氮化硅、氮氧化硅、氧化氮化硅或其类似物。可执行一蚀刻工艺以移除在多个凹陷701中的填充材料，并同时形成两个第一下栅极间隙子207以及两个第二下栅极间隙子307在多个侧向凹陷703中。

请参考图9及图16，在步骤S23，两个第一源极/漏极区225以及两个第二源极/漏极区325可形成在多个凹陷701中。两个第一源极/漏极区225与两个第二源极/漏极区325可使用一外延生长(epitaxy growth)工艺而同时形成在多个凹陷701中。在一些实施例中，两个第一源极/漏极区225与两个第二源极/漏极区325可使用适合的掩模而分开形成。

请参考图9及图17，在步骤S25，一第一隔离层109可形成在基底101上方。第一隔离层109可形成在中间半导体元件上方。可执行如化学机械研磨的一平坦化工艺，直到第一中间虚拟层505的上表面以及第二中间虚拟层6054的上表面暴露为止，以提供一大致平坦表面给接下来的处理步骤。

请参考图9及图18，在步骤S27，一第一沟槽705可形成在第一虚拟结构501中，且一第二沟槽707可形成在第二虚拟结构601中。可执行如一各向异性干蚀刻工艺的一蚀刻工艺，以移除第一中间虚拟层505、第一下虚拟层503、第二中间虚拟层605以及第二下虚拟层603，并同时形成第一沟槽705以及第二沟槽707在适当的位置中。第一通道层211的上表面的一部分可经由第一沟槽705而暴露。第二通道层311的上表面的一部分可经由第二沟槽707而暴露。

请参考图9及图19到图24，在步骤S29，一第一上栅极结构213以及一第二上栅极结构313可形成在基底101上。请参考图19，第三隔离材料407的一层、第四隔离材料409的一层以及第五隔离材料411的一层可形成在第一隔离层109上，以及在第一沟槽705与第二沟槽707中。举例来说，第三隔离材料407可为下列材料：氧化硅、氮化硅、氮氧化硅、氧化氮化硅或其类似物。举例来说，第四隔离材料409可为一隔离材料，该隔离材料具有大约为4.0或更大的介电常数。举例来说，第五隔离材料411可为下列材料：氧化硅、氮化硅、氮氧化硅、氧化氮化硅或其类似物。

请参考图20，可形成一第一掩模层801以掩模第一区103。可通过一蚀刻工艺而移除形成在第二区105内的第五隔离材料411的该层。在蚀刻工艺之后，可移除第一掩模层801。请参考图21，下功函数材料413的一层以及上功函数材料415的一层可依序形成在第五隔离材料411的该层上以及在第四隔离材料409的该层上。举例来说，下功函数材料413可由下列材料所制：铝、银、钛、氮化钛、钛铝、碳化钛铝、氮化钛铝、钛硅铝、氮化钽、碳化钽、氮化硅钽、锰、锆或氮化钨。举例来说，上功函数材料415可由下列材料所制：氮化钛、氮化钽、碳化钽、氮化钨或钌。

请参考图22，可形成一第二掩模层803以掩模第二区103。可通过一蚀刻工艺而移除形成在第二区105内的上功函数材料415的该层。在蚀刻工艺之后，可移除第二掩模层803。请参考图23，填充材料417的一层可形成在下功函数材料413的该层与上功函数材料415的该层上，并沉积以完全地填满第一沟槽705与第二沟槽707。请参考图24，可执行例如化学机械研磨的一平坦化工艺，直到第一隔离层109的上表面暴露，以移除多余材料，进而提供一大致平坦表面给接下来的处理步骤，且同时形成第一上栅极结构213以及第二上栅极结构313。

请参考图9、图25及图26，在步骤S31，两个第一接触点227可形成在两个第一源极/漏极区225上，且两个第二接触点327可形成在两个第二源极/漏极区325上。请参考图25，一第二隔离层805可形成在第一隔离层109上。第二隔离层805可由与第一隔离层109相同的一材料所制，但并不以此为限。可执行一光刻工艺以界定出两个第一接触点227以及两个第二接触点327的位置。在光刻工艺之后，可执行如一各向异性干蚀刻工艺的一蚀刻工艺，以移除第二隔离层805与第一隔离层109的一些部分，并同时形成多个接触开孔709。两个第一源极/漏极区225与两个第二源极/漏极区325的上表面的一些部分可经由多个接触开孔709而暴露。

请参考图25，金属的一层可依序沉积进入多个接触开孔709中。举例来说，金属可为下列材料：钛、镍、铂、钽或钴。可执行一热处理。在热处理期间，金属的该层的金属原子可与两个第一源极/漏极区225以及两个第二源极/漏极区325的硅原子化学反应，以分别形成两个第一导电层229以及两个第二导电层329。热处理可为一动态表面退火工艺(dynamicsurface annealing process)。在热处理之后，可执行一清洗工艺以移除未反应的金属。清洗工艺可使用蚀刻剂，例如过氧化氢(hydrogen peroxide)以及一标准清洁剂-1(SC-1)溶液。

请参考图26，一导电材料可通过一沉积工艺而沉积进入多个接触开孔709中，且导电材料例如多晶硅、金属或金属氮化物。在沉积工艺之后，可执行例如化学机械研磨的一平坦化工艺，直到第一隔离层109的上表面暴露为止，以移除多余材料，进而提供一大致平坦表面给接下来的处理步骤，且同时形成两个第一接触点227以及两个第二接触点327。在一些实施例中，可执行平坦工艺直到第二隔离层805暴露为止。意即，第二隔离层805可保留在原处，并可当成是针对第一上栅极结构213与第二上栅极结构313的一盖层，以在接下来的半导体工艺期间，保护第一上栅极结构213与第二上栅极结构313避免损伤。

本公开的一实施例提供一种半导体元件，具有一基底，包括一第一区；以及一第一晶体管，位于该第一区中。该第一晶体管包括一第一下栅极结构、一第一通道层、一第一上栅极结构以及两个第一源极/漏极区，该第一下栅极结构位于该基底上，该第一通道层位于该第一下栅极结构上，该第一上栅极结构位于该第一通道层上，该两个第一源极/漏极区位于该第一通道层的两侧上。

本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括：提供一基底；形成一第一下栅极结构在该基底上；形成一第一通道层在该第一下栅极结构上；形成一第一上栅极结构在该第一通道层上；以及形成两个第一源极/漏极区在该第一通道层的两侧上。

由于本公开该半导体元件的设计，该第一通道层的导电状态可同时被该第一下栅极结构与该第一上栅极结构所控制。结果，可降低在该第一通道层中的漏电流。此外，具有不同厚度的该第一上栅极电介质以及该第二上栅极电介质，可具有不同临界电压，并可提供不同功能；因此，可增加半导体元件的可应用性(applicability)。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。

再者，本发明的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，此等工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本发明的权利要求内。