一种mosfet器件结构及制造方法
阅读说明：本技术 一种mosfet器件结构及制造方法 (MOSFET device structure and manufacturing method ) 是由 习毓 丁文华 陈骞 单长玲 刘�英 郝艺锦 李朴 于 2021-07-05 设计创作，主要内容包括：一种MOSFET器件结构及其制造方法,包括N+衬底1、N-外延层2、P-body扩散窗口3、N+JFET扩散窗口4、栅介质层5、栅极多晶硅6、源N+扩散窗口7、源P+扩散窗口8和栅源隔离层9；本发明涉及一种优化的MOSFET设计和制造方法,在版图、工艺条件和产品静态参数基本不变的情况下,采用MOSFET新结构可以使开关参数降低17％～23.8％；在版图不变的情况下,采用外延穿通的设计方法,可以使高压MOSFET的导通电阻降低12.5％～27.6％；在版图和其他工艺条件基本不变的情况下,采用图1新结构中“4.N+JFET扩散窗口”进行局部JFET注入,可以使低压MOSFET的导通电阻降低11.3％～25.4％。(A MOSFET device structure and a manufacturing method thereof comprise an N + substrate 1, an N-epitaxial layer 2, a P-body diffusion window 3, an N + JFET diffusion window 4, a gate dielectric layer 5, a grid polysilicon 6, a source N + diffusion window 7, a source P + diffusion window 8 and a grid source isolation layer 9; the invention relates to an optimized MOSFET design and manufacturing method, which can reduce the switching parameter by 17-23.8% by adopting a new MOSFET structure under the condition that the layout, the process condition and the static parameter of a product are basically unchanged; under the condition that the layout is not changed, the on-resistance of the high-voltage MOSFET can be reduced by 12.5% -27.6% by adopting an epitaxial punch-through design method; under the condition that the layout and other process conditions are basically unchanged, the 4.N + JFET diffusion window in the novel structure of the figure 1 is adopted for local JFET injection, so that the on-resistance of the low-voltage MOSFET can be reduced by 11.3% -25.4%.)
技术领域
本发明属于半导体分立器件技术领域，特别涉及一种MOSFET器件结构及制造方法。
背景技术
MOSFET因其开关速度快、导通电阻低而在电源领域得到广泛的应用。近几年，随着高频高效率电源的需求，对于速度更快、功耗和导通电阻更低的功率MOSFET的需求越来越多。电路设计师为了提高电路的工作效率，主要关心器件的品质优质FOM＝(RDS(on)×Qgd)。栅漏电荷Qgd反映了器件的开关损耗，Qgd越小开关损耗越小，Qgd越大开关损耗越大；导通电阻RDS(on)反映了器件的导通损耗，RDS(on)越小导通损耗越小，RDS(on)越小导通损耗越大。
传统的功率MOSFET存在导通电阻和击穿电压、导通电阻和开关时间两个重要的矛盾。在有源区面积相同的情况下，击穿电压越高导通电阻越大，击穿电压越低导通电阻越小。导通电阻和开关时间与有源区的面积有关，有源区面积越大，导通电阻越小，开关时间越长；有源区面积越小，导通电阻越大，开关时间越短。
发明内容
本发明的目的是提供一种MOSFET器件结构及制造方法，以解决上述问题。
为实现上述目的，本发明采用以下技术方案：
一种MOSFET器件结构，包括N+衬底1、N-外延层2、P-body扩散窗口3、N+JFET扩散窗口4、栅介质层5、栅极多晶硅6、源N+扩散窗口7、源P+扩散窗口8和栅源隔离层9；N-外延层2设置在N+衬底1上，N-外延层2的左右两侧设置了器件的单胞主结P-body扩散窗口3，两个P-body扩散窗口3之间设置了N+JFET扩散窗口4、P-body扩散窗口3和N+JFET扩散窗口4上的纵向方向设置了栅介质层5，栅介质层5上依次设置有栅极多晶硅6和栅源隔离层9，金属层10设置在栅源隔离层9上，栅介质层5设置有源N+扩散窗口7和源P+扩散窗口8，源N+扩散窗口7、源P+扩散窗口8和源极金属10连接构成源极，栅极金属11通过开孔与栅极多晶硅6连接构成栅极，漏极金属与N+衬底1连接构成漏极，源极金属10与结终端12相连。
进一步的，器件结构为条形结构或元胞结构；栅极多晶硅6在元胞上刻蚀成两段。
进一步的，N+衬底1材料为Si，掺AS或掺Sb，电阻率0.002Ω.cm～0.004Ω.cm；N-外延层2材料为外延法生长的Si材料，掺P，电阻率0.4Ω.cm～70Ω.cm。
进一步的，源极金属10为AL/ALSiCU，栅极金属为AL/ALSiCU
进一步的，一种MOSFET器件结构的制造方法，包括以下步骤：
完整的制造工艺流程为：外延片→激光打标→牺牲氧化层生长→场限环光刻→场限环注入→去胶→场限环退火→氧化层去除→场氧生长→场氧光刻+刻蚀→去胶→牺牲氧化层生长→N+JFET光刻→N+JFET注入→去胶→N+JFET退火→去牺牲氧化层→栅氧化层生长→多晶硅淀积→多晶硅掺杂→多晶硅光刻+刻蚀→去胶→P-body注入→P-body扩散→去掉多余残氧→NSD光刻→NSD注入→去胶→激活→隔离层淀积→回流→引线孔光刻+刻蚀→去胶→PSD注入→回流→正面金属铝溅射→铝光刻+刻蚀→去胶→钝化层淀积→PAD光刻+刻蚀→去胶→合金→背面减薄→背面金属化→CP测试→入库。
进一步的，确定外延层电阻率和外延层厚度：利用公式(1)计算出满足一定击穿电压的外延浓度和厚度，击穿电压给10％～20％的设计余量；
由(1)式可知：选取最优的WB和NB，须先确定外延电阻率的下限值和外延厚度的上限值：
①外延电阻率的下限值
外延浓度的上限值由以下(2)式计算，
BVDSS留10％～20％的设计余量，相应电阻率的下限值可以由以下(3)式计算：
其中q为元电荷q＝1.6×10-19C，μn为电子迁移率；
②漂移区厚度的上限值
在外延浓度上限值确定后，外延厚度的上限值可由以下(4)式计算：
耗尽层在高阻外延区展宽的厚度Xmn由(5)式计算得到：
耗尽层在P阱区展宽的厚度Xmp由(6)式计算得到：
进一步的，N+JFET扩散窗口4的工艺制造方法是：在牺牲氧化层生长之后，N+JFET注入之前，增加一步局部N+JFET光刻工艺，具体工艺制造流程为：牺牲氧化层生长→N+JFET光刻→N+JFET注入。
进一步的，JFET普注工艺流程为：外延片→激光打标→牺牲氧化层生长→场限环光刻→场限环注入→去胶→场限环退火→氧化层去除→场氧生长→场氧光刻+刻蚀→去胶→牺牲氧化层生长→N+JFET注入→去胶→N+JFET退火→去牺牲氧化层→栅氧化层生长→多晶硅淀积→多晶硅掺杂→多晶硅光刻+刻蚀→去胶→P-body注入→P-body扩散→去掉多余残氧→NSD光刻→NSD注入→去胶→激活→隔离层淀积→回流→引线孔光刻+刻蚀→去胶→PSD注入→回流→正面金属铝溅射→铝光刻+刻蚀→去胶→钝化层淀积→PAD光刻+刻蚀→去胶→合金→背面减薄→背面金属化→CP测试→入库。
与现有技术相比，本发明有以下技术效果：
⑴减小开关参数的机理
密勒电容Cgd相当于平行板电容器，根据电容的计算公式εr为相对介电常数，S为电容极板的正对面积，d为电容极板的距离，k为静电力常数。采用图1的新结构，通过减小密勒电容的正对面积S来降低Cgd。
⑵减小外延电阻的机理
外延电阻相当于一段粗导线的电阻，根据欧姆定理电阻的计算公式ρ为电阻的电阻率，L为电阻的长度，S为电阻的横截面积。由上式可以看出，材料的电阻大小正比于材料的电阻率和长度，反比于材料的面积。外延穿通的设计方法是通过减小外延电阻率ρ和外延厚度(相当于电阻长度L)来降低图2外延层电阻Repi。
⑶局部JFET注入减小JFET电阻机理
通过局部JFET注入，可以提高图2中JFET区的电阻率ρ，增加JFET区的面积S，已达到减小JFET区电阻RJFET的目的。同时局部JFET注入可以减小图2中沟道的长度L，也可以间接起到降低沟道电阻Rch的作用。
本发明涉及一种优化的MOSFET设计和制造方法，在版图、工艺条件和产品静态参数基本不变的情况下，采用图1所示的MOSFET新结构可以使开关参数降低17％～23.8％；在版图不变的情况下，采用外延穿通的设计方法，可以使高压MOSFET的导通电阻降低12.5％～27.6％；在版图和其他工艺条件基本不变的情况下，采用图1新结构中“4.N+JFET扩散窗口”进行局部JFET注入，可以使低压MOSFET的导通电阻降低11.3％～25.4％。
附图说明
图1是本发明结构的单胞示意图；
其中，1.N+衬底；2.N-外延层；3.P-body扩散窗口；4.N+JFET扩散窗口；5.栅介质层；6.栅极多晶硅；7.源N+扩散窗口；8.源P+扩散窗口；9.栅源隔离层；10金属层。
图2为MOSFET芯片的电阻组成；
图3是本发明结构的版图示意图；
其中，9.栅源隔离层；10源极金属层；11.栅极金属；12结终端。
具体实施方式
下面结合附图和具体实施方式对本发明进行详细说明。
⑴减小开关参数技术方案
请参阅图1，本发明公开了一种优化的MOSFET设计和制造方法。器件的基本单元结构为条形结构或元胞结构，包括N+衬底1、N-外延层2、P-body扩散窗口3、N+JFET扩散窗口4、栅介质层5、栅极多晶硅6、栅极多晶硅6在元胞上刻蚀成两段、源N+扩散窗口7、源P+扩散窗口8和栅源隔离层9、N-外延层2设置在N+衬底1上，N-外延层2的左右两侧设置了器件的单胞主结P-body扩散窗口3，两个P-body扩散窗口3之间设置了N+JFET扩散窗口4、P-body扩散窗口3和N+JFET扩散窗口4上的纵向方向设置了栅介质层5，栅介质层5上依次设置有栅极多晶硅6和栅源隔离层9，栅介质层设置有源N+扩散窗口7和源P+扩散窗口8，源N+扩散窗口7、源P+扩散窗口8和源极金属10连接构成源极，栅极金属与栅极多晶硅6连接构成栅极，漏极金属与N+衬底1连接构成漏极。
⑵减小导通电阻技术方案——外延穿通的设计方法
外延穿通的设计方法是采用外延穿通型设计理念，利用公式(1)计算出满足一定击穿电压的外延浓度和厚度，在这里为了满足器件的可靠性，击穿电压给10％～20％的设计余量。
由(1)式可知：对于一定的击穿电压，存在无限的(NB，WB)组合，都可以满足要求，设计中要选取一组使导通电阻最小。要选取最优的WB和NB，必须先确定外延电阻率的下限值和外延厚度的上限值。
①外延电阻率的下限值
外延浓度的上限值可以由以下(2)式计算，
在设计中，考虑器件的可靠性，BVDSS一般留10％～20％的设计余量。相应电阻率的下限值可以由以下(3)式计算：
其中q为元电荷q＝1.6×10-19C，μn为电子迁移率，与外延浓度有关。
②漂移区厚度的上限值
在外延浓度上限值确定后，外延厚度的上限值可由以下(4)式计算：
即：外延厚度超过WB，对击穿电压起不到任何作用，反而会造成导通电阻Ron的增加。
耗尽层在高阻外延区展宽的厚度Xmn可以由(5)式计算得到：
耗尽层在P阱区展宽的厚度Xmp可以由(6)式计算得到：
P阱结深Xjp要超过Xmp，在保证击穿电压的同时避免沟道穿通。
⑶局部JFET注入技术方案
N+JFET扩散窗口4的工艺制造方法是：在牺牲氧化层生长之后，N+JFET注入之前，增加一步局部N+JFET光刻工艺，具体工艺制造流程为：牺牲氧化层生长→N+JFET光刻→N+JFET注入，牺牲氧化层生长之前和N+JFET注入之后的工艺制造流程与JFET普注流程一致。
N+JFET扩散窗口4在两个P-body扩散窗口3之间，针对不同击穿电压的产品，N+JFET扩散窗口4长度为1.2～7μm，工艺参数为：注入材料AsH3，注入剂量1e15～1.5e15，注入能量80Kev～90Kev，激活温度850～900℃，激活时间10min～15min。
本技术方案以N沟道MOSFET为例，适用于P沟道MOFET。
本发明结构的实现，不需要额外增加工艺设备，和现有MOSFET平面工艺兼容，适用于辐照MOSFET产品。
工艺制造过程中，需要增加两步工艺：⑴在牺牲氧化层生长之后，N+JFET注入之前，增加一步局部N+JFET光刻工艺；⑵需要增加一步JFET上局部栅极多晶硅的刻蚀工艺。
本方案可以减小MOSFET器件的导通电阻，减小栅电荷，提高器件的品质优质FOM。
- 上一篇：一种医用注射器针头装配设备
- 下一篇：一种阶梯栅介质层结构及其制造方法