阅读说明：本技术 在半导体衬底构件中实现的功率变换器 (Power converter implemented in semiconductor substrate member ) 是由 Y·A·A·努尔 H·勒谭 于 2019-02-11 设计创作，主要内容包括：一种在半导体衬底构件(101)上实现的功率变换器,诸如DC-DC变换器或功率放大器,该功率变换器包括：第一区域(102),该第一区域具有无源电气部件(104),该无源电气部件具有沉积在半导体衬底构件的相应侧(107、108)上的导电材料的第一导电层图案(105)和导电材料的第二导电层图案(106)；其中,在第一区域内的衬底中(通过蚀刻)形成沟槽(109)或通孔(110),并且其中,导电材料至少沉积在沟槽的底部上或通孔的侧壁上,并且电连接至第一导电层图案(105)和第二导电层图案(106)中的一个或两个；以及第二区域(103),该第二区域具有通过半导体制造工艺制造而与半导体衬底(101)集成的有源半导体部件(111)。还提供了一种嵌入半导体衬底构件的电源,诸如DC-DC变换器。(A power converter, such as a DC-DC converter or a power amplifier, implemented on a semiconductor substrate member (101), the power converter comprising: a first region (102) having a passive electrical component (104) having a first conductive layer pattern (105) of conductive material and a second conductive layer pattern (106) of conductive material deposited on respective sides (107, 108) of the semiconductor substrate member; wherein a trench (109) or a via (110) is formed (by etching) in the substrate within the first region, and wherein the conductive material is deposited at least on the bottom of the trench or on a sidewall of the via and is electrically connected to one or both of the first conductive layer pattern (105) and the second conductive layer pattern (106); and a second region (103) having an active semiconductor component (111) integrated with the semiconductor substrate (101) by being manufactured by a semiconductor manufacturing process. A power supply, such as a DC-DC converter, embedded in a semiconductor substrate member is also provided.)

在半导体衬底构件中实现的功率变换器

背景技术

半导体衬底部件广泛地用于紧密地集成几个到数百万个半导体部件，诸如晶体管、二极管、电阻器、电容器甚至电感器，以形成复杂得多的电路，像中央处理单元(CPU)、微控制器以及各种各样的其它器件，像用于有线或无线通信的调制解调器。

然而，经常必须将诸如电感器和电容器的外部无源部件电连接到半导体部件。与之相关地，观察到存在对进一步紧密集成的电路的未满足的需求。

存在对紧密集成电路的这种未满足的需求的特殊技术领域，该特殊技术领域是通常基于开关模式功率变换的电源单元(诸如DC-DC变换器单元)领域。

通常，对电源单元的典型要求是：成本低、重量轻、可靠性高、功率变换高效并且尺寸小。进一步的典型要求是模块化和“易于使用”。

对于最早的开关模式功率变换器，很明显，更高的开关频率允许更小的电感器和电容器。这又将导致更小、更轻且更廉价的系统。更小的电感器和电容器通常有助于更高的功率密度。功率密度可以定义为每体积单位的电功率，诸如[W/mm³]，该电功率表示输入到功率变换器或从功率变换器输出的额定电功率除以功率变换器的立方空间。

然而，使用高开关频率不足以实现更高的功率密度。而且，由于寄生部件随着开关频率的增加而扮演越来越重要的角色，所以高开关频率可能以开关模式功率变换器的效率降低为代价。需要开发新的器件来实现诸如更高功率密度的目标。

通常，应当理解，半导体衬底构件是一片衬底，该衬底可以通过半导体制造工艺将一个或多个半导体部件嵌入其中。

与此相反，半导体衬底构件可以承载一个或多个部件，该一个活多个部件例如通过焊接或引线接合或另一接合技术附接到半导体衬底构件。这通常通过诸如表面贴装的安装或蒙太奇法(montage)(在安装或蒙太奇法期间)执行。

而且，应当理解，半导体衬底构件可以例如以堆的形式附接到一个或多个其他半导体衬底构件。进一步地，半导体衬底构件可以附接到印刷电路板PCB；该PCB可以具有由例如玻璃纤维增强的环氧树脂材料的层支撑的一个或多个金属层。

通常，已知引线接合连接引入寄生电感和电阻，并且表现为发射电磁辐射的天线，电磁辐射容易引起与电磁干扰EMI有关的问题，尤其是在(高)开关频率下。

通常，已知杂散电磁场会引起有问题的电磁干扰EMI。特别地，开关电路，诸如像DC-DC变换器的开关电源和像D类功率放大器的开关功率放大器，易于引起EMI问题。

通常，已知由于用于倒装芯片的半导体衬底构件仅有一侧可用于安装，所以用于将半导体衬底构件表面安装到例如印刷电路板的技术(所谓的倒装芯片法)在堆叠部件方面具有其局限性。

通常，在作为小尺寸模块完全或部分地在硅衬底中实施的功率变换器电路架构的领域中，已知术语PSiP表示“封装电源”，并且术语PwrSoC表示“芯片上的电源”。

有关现有技术

US8907447公开了一种集成在用于DC-DC变换器中的半导体衬底中的电感器。这种电感器有时被称为硅中的功率电感器。在实施方式中，电感器具有嵌入在硅衬底中的磁性材料的磁芯和导电绕组。电感器是集成在衬底中的螺旋电感器或环形电感器。磁性材料的覆盖层布置在硅衬底的至少一侧上，以增加电感器的电感。还描述了DC-DC变换器包括安装在硅中功率电感器的覆盖层顶部上的集成电路。然而，尽管具有小尺寸，但是仍然需要这种DC-DC变换器的更加集成和效率提高。而且，用于制造电感器的工艺与半导体工艺不兼容，这使得更难将有源器件和其他无源器件集成在同一衬底中以便更紧密的集成。

KR10-0438892公开了通过在同一半导体衬底中形成集成电路和薄膜电感器产生的单芯片模块封装。在半导体衬底中形成第一阱区和第二阱区。在第一阱区和第二阱区上分别形成第一MOS(金属氧化物半导体)晶体管和第二MOS(金属氧化物半导体)晶体管。在第一和第二MOS晶体管与杂质区之间电连接多个金属层图案。在所得结构上定位保护隔离层，用于分离金属层图案。在保护隔离层的预定部分上形成下芯层图案。在所得结构上依次形成第一聚酰亚胺层、金属线圈层、第二聚酰亚胺层、上芯层图案以及第三聚酰亚胺层。

大多数关于集成电源的现有技术使用通过2D半导体制造技术制造的硅上电感器或硅中电感器。2D半导体制造技术局限于平面电感器几何形状，诸如圆形螺旋、矩形螺旋以及细长螺旋(所谓的跑道形电感器)-所有这些螺旋都感应出垂直于电感器平面的强杂散电磁场。这是一个朝向部件更紧密集成的问题，因为垂直于电感器平面的杂散电磁场干扰集成在电感器附近的其它部件(诸如有源半导体器件)，从而电磁干扰(EMI)可能成为问题。

由此，仍然需要一种使得能够实现紧密集成并减少杂散电磁场的小尺寸的单芯片模块封装。

发明内容

认识到，全功能功率变换器(诸如DC-DC变换器)可以在包括所有需要的有源和无源部件的、厚度小于一毫米的单个半导体衬底构件上实现。提供了：

一种如下的在半导体衬底中实现的功率变换器。在一些实施方式中，功率变换器是DC-DC变换器。在一些实施方式中，功率变换器是功率放大器，例如，音频功率放大器。

还提供了一种半导体衬底构件，该半导体衬底构件包括：

-第一区域，该第一区域具有无源电气部件，该无源电气部件具有沉积在半导体衬底构件的相应侧上的导电材料的第一导电层图案和导电材料的第二导电层图案；其中，在第一区域内的衬底中形成沟槽或通孔，并且其中，导电材料至少沉积在沟槽的底部上或通孔的侧壁上，并且电连接至第一导电层图案和第二导电层图案中的一个或两个；以及

-第二区域，该第二区域具有通过半导体制造工艺嵌入在半导体衬底构件中的有源半导体部件。

这种半导体衬底构件使得能够制造薄的电源，这些电源适用于需要其部件非常紧密集成的产品，诸如在移动装置中，例如，智能电话、智能手表等。通常，这种产品需要一定程度的电磁兼容性EMC，以确保产品内部的高级电路的正常运行。

与螺旋电感器相比，这种半导体衬底构件使得能够实现更好的电感器拓扑结构，诸如环形电感器和螺线管电感器。这可以归因于使得能够实现电感器的改进的品质因数(与能量存储损耗比有关)的几何形状。

可以使这种半导体衬底构件比印刷电路板上的对应部件小得多，并且具有更小的公差，这又减少了寄生元件，因此使得能够在例如诸如DC-DC变换器的电源模块中使用更高的开关频率。

特别地，可以减少来自半导体衬底构件的电磁场辐射。无源部件具有3D(三维)配置，该配置不仅作为在水平的顶部和底部平面中的一个或两个中的半导体衬底构件的表面处的电气通路延伸，而且具有在垂直方向上穿过半导体衬底构件的电气通路。由此，形成3D(三维)配置。这使得能够比平面无源部件更大程度地将电磁场至少在它们最强的地方保持在半导体衬底构件的体积内。

嵌入在半导体衬底构件中的有源半导体部件可以例如通过硅、氮化镓或砷化镓半导体制造工艺来制造。半导体制造工艺可以是常规的半导体制造工艺，其中，半导体晶片用作制造工艺的起始材料。该工艺可以包括蚀刻、沉积(诸如像硼和磷的)所谓掺杂剂的注入物以形成(像晶体管和二极管的)有源器件、以及沉积一层或多层金属以形成有源部件之间的互连。该工艺的结果是具有有源部件的处理后的晶片。

由一个或多个保护层钝化具有有源部件的处理后的晶片，以保护有源部件不受后处理步骤的影响。

应用后处理步骤来形成无源部件。后处理步骤可以包括蚀刻以形成沟槽和通孔、以及沉积以涂敷一个或多个金属层，以形成无源部件。一个或多个金属层例如形成在例如通孔处，以形成贯穿衬底的通孔(TSV)，和/或形成在一个或多个沟槽处和/或形成在无源部件与一个或多个有源部件之间，以形成导电层图案，和/或形成在用于焊接或引线接合的焊盘处，以附接另外的部件构件。后处理的一个或多个步骤是通过沉积金属层在无源部件与有源部件之间建立电连接；这可以包括完全或部分地去除保护层，以使得能够实现与有源部件的电连接。后处理的结果是半导体衬底构件。半导体衬底构件可以实施电源、功率放大器或包括有源和无源部件的另一集成电路。

在后处理之后，制造半导体衬底构件，并且可以使其经受组装步骤，例如，组装步骤用于附接到所谓的引线框架和/或PCB，和/或用于通过焊接使诸如SMD部件的部件构件附接到引线框架和/或PCB。而且，部件构件可以通过引线接合来附接。

具有如权利要求和本文一般描述的结构的半导体衬底构件的制造可以用常规半导体制造工艺方法和例如如在转让给丹麦技术大学的WO2017/108218-A1中描述的用于制造中空MEMS结构的方法来进行。

半导体衬底构件的厚度可以是例如大约280μm、350μm、500μm、1100μm。构件可以具有矩形形状，并且例如为6×9mm或更大或更小。构件还可以具有另一形状，例如圆形或椭圆形。

第一区域和第二区域可以例如在横跨半导体衬底构件的横向或纵向边界处彼此邻接。第一区域和第二区域可以在空间上不重叠。第一区域和第二区域可以具有任何形状，并且可以具有相互空间互补的形状。

沉积包括电沉积、溅射、蒸镀、原子层沉积中的一种或多种。

半导体部件可以是根据互补金属氧化物半导体(CMOS)技术。电源可以被实施为所谓的内插件，该内插件可以布置在应用印刷电路板(PCB)与集成电路(IC)之间。内插件可以在PCB与1C之间建立导电通孔或通路。

具体实施方式

中描述了另外的实施方式。

还提供了一种包括一个或多个如本文的半导体衬底构件的部件的堆，其中，至少一个半导体衬底构件包括在顶侧上的焊盘部分和在底侧上的焊盘部分。

该部件的堆可以包括：第一半导体衬底构件和第二半导体衬底构件。部件的堆可以另外包括以下中的一个或多个：PCB、一个或多个另外的半导体衬底构件、以及诸如无源部件和/或有源部件的一个或多个分立部件。部件可以是表面贴装部件。堆中的部件可以通过焊接或胶合在焊盘部分处彼此附接。

还提供了一种包括如本文所述的半导体衬底的DC-DC变换器。

DC-DC变换器可以具有从以下的组选择的配置：降压变换器、升压变换器以及反激变换器。变换器可以是升压或降压变换器。变换器可以是谐振变换器。DC-DC变换器可以被配置为用于高达10伏或更高的电压(例如48伏)。DC-DC变换器可以被配置成高达20-30瓦或更高的功率电平。

附图说明

下面参照附图进行更详细的描述，附图中：

图1示出了半导体衬底构件的透视图，该半导体衬底构件具有带有无源电气部件的第一区域和带有与半导体衬底构件集成的有源半导体部件的第二区域；

图2示出了图1的半导体衬底构件的透视图，其中另外的部件构件安装在半导体衬底构件的一侧上；

图3示出了嵌入在半导体衬底构件中的螺线管电感器的透视图；

图4示出了嵌入在半导体衬底构件中的电感器的绕组的透视图；

图5示出了电感变压器或耦合电感器的第一线圈和第二线圈的透视图，该电感变压器或耦合电感器具有可以嵌入在半导体衬底构件中的耦合线圈；

图6示出了嵌入在半导体衬底构件中并具有电感器芯的环形电感器的透视图，该电感器芯具有深沟槽阵列；

图7示出了具有深沟槽阵列的电感器芯的剖视图；

图8示出了电感器芯的填充有磁性材料的沟槽的剖视图；

图9示出了电感器芯中的沟槽的剖视图，该沟槽填充有磁性材料或悬浮在环氧树脂中的磁性颗粒；

图10示出了电感器芯中的沟槽的剖视图，该沟槽与第一层磁性材料和第二层非磁性材料层叠；

图11示出了嵌入在半导体衬底构件中的电容器的透视图及其剖视图A-A和B-B；

图12示出了可以嵌入在半导体衬底构件中的另一电容器的剖视图；以及

图13示出了可以嵌入在半导体衬底构件中的又一电容器的剖视图。

具体实施方式

在一些实施方式中，半导体衬底构件被实现为封装电源PSiP，该电源被实现为微制造的3D无源内插件。微细加工的3D无源内插件可以具有小于约40×40×1mm的尺寸，例如约4×8×0.3mm，并且包括3D环形电感器，该电感器具有贯穿衬底的通孔(TSV)，并且贯穿衬底的通孔建立从微细加工的3D无源内插件的一侧到另一侧的互连。封装电源可以包括降压变换器或DE类谐振变换器。封装电源可以包括有源部件，诸如一个或多个场效应晶体管(FET)、一个或多个栅极驱动器以及电容器。封装电源可以根据零电压开关(ZVS)、例如根据准方波(QSW)模式操作，以将例如大约5VD的第一DC电压变换为例如大约3.3VDC的第二DC电压。封装电源可以在高于5MHz(例如在大约22MHz)的开关频率下操作。封装电源可以包括例如约50nH的3D空芯环形电感器。然而，权利要求不限于此。降压变换器(封装电源)成功地用0至300mA的输出电流和3.5至8.5V的输入电压测试。测量到在300mA输出电流下的83.0％的峰值效率，并将1.15瓦特输送给负载。

在一些实施方式中，第一导电层图案和第二导电层图案中的一个或两个跨第二区域中的至少一些延伸，以将有源半导体部件与无源电气部件电连接。

这样，可以使有源部件与无源部件之间的电连接通路更短，并且更不易于生成电磁干扰EMI。还可以减少寄生元件。

于是有源部件与无源部件之间的互连不必通过PCB。这又减少了电磁场辐射。而且，可以降低与组装有关的成本。

应当注意，第一导电层图案和第二导电层图案中的一个或两个在平行的水平面中延伸，例如在半导体衬底构件的相对侧(顶侧和底侧)处延伸。然而，第一导电层图案和第二导电层图案中的一个或两个可以遵循一形貌，诸如半导体衬底构件的亚微米形貌。

在一些实施方式中，第一导电层图案和第二导电层图案中的一个或两个包括焊盘部分，该焊盘部分被暴露，以便通过焊接、引线接合或倒装芯片接合进行电连接。

从而，半导体衬底构件被配置成用作组合的有源-无源内插件。焊盘部分使得能够通过焊接或引线接合与其它部件和/或PCB互连。在一些实施方式中，半导体衬底构件包括在顶侧和底侧两者上的焊盘部分，其使得能够堆叠多个半导体衬底构件。

焊接可以包括使用焊膏或焊球来通过加热熔化焊料进行电连接。

引线接合可以包括通过施加足够的压力和/或热量(例如通过超声)将导线附接到焊盘部分。用于引线接合的导线可以包括如本领域已知的金属，诸如金、铝或铜。

倒装芯片接合可以包括通过形成金属球或柱并用导电胶将球或柱胶合到衬底和PCB或另一衬底，来将衬底附接到PCB或另一衬底。

在一些实施方式中，第一导电层图案和第二导电层图案中的一个或两个包括从焊盘部分延伸或延伸到焊盘部分的一部分，该部分被隔离层覆盖。隔离层可以是例如氧化硅(SiO₂)、氧化铝(Al₂O₃)或氮化硅(Si₃N₄)。隔离层可以使用本领域已知的方法来涂敷。

在一些实施方式中，半导体衬底构件包括形成在第一区域中的电感器，该电感器的电感器绕组包括：

-第一绕组部分，该第一绕组部分形成在第一导电层图案中；

-第二绕组部分，该第二绕组部分由第一贯穿衬底通孔形成；

-第三绕组部分，该第三绕组部分形成在第二导电层图案中；以及

-第四绕组部分，该第四绕组部分由第二贯穿衬底通孔形成；

其中，第一部分、第二部分、第三部分以及第四部分通过所沉积的导电材料电连接。

由此形成3D电感器。与平面电感器(例如螺旋形电感器)相比，这种3D电感器可以在垂直于半导体衬底构件的顶面和底面的方向上发射显著减小的电磁场。相反，所要求保护的电感器可以具有集中在半导体衬底构件的体积内部的电磁场。

在一些实施方式中，电感器是螺线管电感器或环形电感器。

在一些实施方式中，电感器绕组卷绕电感器芯，该电感器芯包括从以下的组选择的材料：空气、硅、磁性材料、环氧树脂或其组合。

在一些实施方式中，电感器绕组卷绕电感器芯，该电感器芯包括悬浮在环氧树脂中的磁性颗粒。环氧树脂材料在磁性颗粒之间建立间隔，从而减少涡流损耗。从而，可以在具有已知具有低损耗、低电感的空芯的电感器与已知具有高损耗、高电感的磁芯之间达到平衡。

在一些实施方式中，电感器绕组卷绕电感器芯，该电感器芯具有深沟槽阵列，这些深沟槽填充有或层叠有磁性材料或悬浮在环氧树脂中的磁性颗粒。该阵列可以包括一行或多行深沟槽。芯可以包括具有例如10至500个深沟槽的阵列。

在一些实施方式中，电感器绕组卷绕电感器芯，该电感器芯具有与第一层磁性材料和第二层非磁性材料层叠的深沟槽阵列。从而，由于磁性层被非磁性层分开，因此非磁性层减小了涡流损耗。从而，可以在具有已知具有低损耗、低电感的空芯的电感器与已知具有高损耗、高电感的磁芯之间达到平衡。从而建立垂直的薄片层。

在一些方面，半导体衬底构件包括在沟槽被层叠时至少覆盖深沟槽的一些开口的不导电材料(电介质)的层或片。在一些方面，这些层通过电沉积或原子层沉积来沉积。

在一些实施方式中，电感器包括卷绕公共电感器芯的第一线圈和第二线圈，其中，第一线圈的绕组和第二线圈的绕组由第一导电层图案和第二导电层图案以及贯穿衬底的通孔形成。应当注意，“绕组”是通过沉积导电材料而不是通过绕芯缠绕线而形成的电感器的绕组。

“贯穿衬底的通孔”是通过以下方式形成的通孔：首先蚀刻穿过半导体衬底构件的孔，然后沉积导电材料，以建立从半导体衬底构件的一侧到相对侧的电连接，例如在相对侧处的焊盘之间延伸的电连接。导电材料应当与衬底材料电隔离。

在一些实施方式中，半导体衬底构件包括电容器，该电容器由以下构件形成：

第一电容器构件，该第一电容器构件包括沉积在从半导体衬底的第一侧延伸的第一深沟槽中的导电材料；和

第二电容器构件，该第二电容器构件包括沉积在从半导体衬底的第二侧延伸的第二深沟槽中的导电材料。

沉积在从半导体衬底的第一侧延伸的深沟槽中的导电材料电连接至第一导电层图案，并且沉积在从半导体衬底的第二侧延伸的深沟槽中的导电材料电连接至第二导电层图案。

回到详细描述：

图1示出了半导体衬底构件的透视图，该半导体衬底构件具有带有无源电气部件的第一区域和带有与半导体衬底构件集成的有源半导体部件的第二区域。半导体衬底构件101具有大致板状的形式。为了方便起见，半导体衬底构件101的尺寸可以由沿着x轴的长度、沿着y轴的宽度以及沿着z轴的高度来标示，如图所示。而且，为了方便起见，长度和宽度在水平面中限定，高度在竖直方向上限定。进一步地，为了方便起见，顶侧指的是半导体衬底构件的一侧107(例如，在图中面向上的一侧)，并且底侧指的是半导体衬底构件的相对侧108(例如，在图中面向下的一侧)。

半导体衬底构件101具有可以都在水平面中限定的第一区域102和第二区域103。这些区域可以与半导体衬底构件的各个端部或与另一个几何限定关联。半导体衬底构件可以具有矩形形状、多边形形状、圆形或椭圆形形状或其组合。而且，第一区域102和第二区域103可以具有矩形形状、多边形形状、圆形或椭圆形形状或其组合。

例如从电感器、电容器以及电阻器的组选择的一个或多个无源电气部件104可以容纳在第一区域102内。

一个或多个有源半导体部件111可以通过半导体制造工艺制造而集成在半导体衬底构件101的第二区域103内。有源半导体部件可以从晶体管、二极管或任何通过常规半导体制造工艺制造的器件所构成的组选择。如本领域已知的，半导体制造工艺可以将晶体管和二极管限制在特定类型内，例如，CMOS类型或双极类型。应当注意，一个或多个有源半导体部件111被描绘为矩形3D空间，然而，如半导体领域内已知的，诸如半导体部件阵列的多个半导体部件可以被布置在这种3D空间中并且在其中电互连，而不管其形状如何。

导电材料的一个或多个第一导电层图案105和导电材料的一个或多个第二导电层图案106可以沉积在半导体衬底构件101的相应侧107、108上。一个或多个第一导电层图案105和一个或多个第二导电层图案106用于将第一区域内的一个或多个无源部件与第二区域内的一个或多个有源部件电连接。另外或另选地，导电层图案106、107形成一个或多个无源部件的至少一些部分。一个或多个无源部件的这些部分可以是例如电感器绕组的一些部分和电容器板的一些部分中的一个或多个。在这方面，术语“绕组”应当被解释为不是“缠绕”为线的绕组，而是电感器的结构的电感器的绕组。进一步地，术语“电容器板”或简单地“板”应当被解释为用作电容器板的功能，而不是必须具有板形。

半导体衬底构件101具有一个或多个(诸如多个)蚀刻到(诸如蚀刻穿过)半导体衬底构件101中的沟槽109或通孔110。沟槽109或通孔110通过蚀刻工艺形成，该蚀刻工艺从第一区域内和/或第二区域内的半导体衬底构件去除半导体材料。可以沉积隔离层113，以使半导体材料与导电材料电隔离。隔离层113可以在沉积导电材料期间或之后沉积。导电材料可以沉积在至少底部部分、侧壁上的选定区域处，或者完全填充通孔，以电连接到第一导电层图案105和第二导电层图案106中的一个或两个。

在一些实施方式中，使用隔离层113钝化沟槽109或通孔110，而不沉积导电层。在一些实施方式中，半导体衬底构件被配置为功率变换器，例如DC-DC变换器和/或功率放大器，例如音频功率放大器。

随后，至少在沟槽的底部上或在通孔的侧壁上沉积导电材料，以电连接到第一导电层图案105和第二导电层图案106中的一个或两个。

这样，一个或多个无源部件可以被形成并且电连接到一个或多个有源部件。

应当知道，一个或多个焊盘部分112可以布置在半导体衬底构件的底侧和/或顶侧上，以连接到第一导电层图案和/或第二导电层图案和/或例如通过焊接到诸如PCB的另一构件来提供机械支撑。

沉积隔离层113，以将一个或多个导电层与半导体材料电隔离。

在一些实施方式中，半导体衬底构件101具有大约4×8mm的尺寸和大约280μm的厚度。然而，半导体衬底构件101可以大于或小于例如多达40×40mm，并且厚度为约200μm至1100μm。

图2示出了图1的半导体衬底构件的透视图，其中另外的部件构件安装在半导体衬底构件的一侧上。这里，示出了半导体衬底构件101容纳堆叠的无源电气部件133。堆叠的无源电气部件133可以通过表面贴装焊接附接到半导体衬底构件。然而，应当注意，半导体衬底构件101可以容纳堆叠的有源电气部件。

应当注意，对于堆叠的无源电气部件133或堆叠的有源电气部件没有被集成在半导体衬底构件中而言，它们可以被表示为分立部件。

应当注意，当分立部件附接在焊盘部分处以连接到与半导体衬底构件集成的电路时，分立部件可以布置在半导体衬底构件上的任何位置。

图3示出了嵌入在半导体衬底构件中的螺线管电感器的透视图。作为环形电感器的另选方案或除此之外，可以使用螺线管电感器124。应当注意，仅部分地示出了半导体衬底构件，该半导体衬底构件不包括容纳一个或多个有源半导体部件的第一区域102。

螺线管电感器124与第一导电层图案105和第二导电层图案106(这里未示出)中的一个或两个电连接。从而，在半导体衬底构件101中设置3D螺线管电感器。

图4示出了嵌入在半导体衬底构件中的电感器的绕组的透视图。绕组144可以是螺线管电感器或环形电感器的绕组。多个绕组144彼此相邻布置，并且电连接以形成电感器，如本领域已知的。

绕组144包括形成在第一导电层图案中的第一绕组部分114、由第一贯穿衬底通孔形成的第二绕组部分115、形成在第二导电层图案中的第三绕组部分116、以及由第二贯穿衬底通孔形成的第四绕组部分117。第一部分、第二部分、第三部分以及第四部分通过所沉积的导电材料电连接。

特别地，应当注意，第二绕组部分115和第四绕组部分117中的一个或两个可以包括一个或多个第一贯穿衬底通孔TSV。贯穿衬底通孔可以具有例如基本上圆形的横截面或具有基本上矩形的横截面。后一示例可以被描述为“垂直壁”，而不是如图所示的圆柱体。

图5示出了电感变压器的第一线圈和第二线圈的透视图，该电感变压器具有可以嵌入在半导体衬底构件中的耦合线圈。电感变压器被配置为环形电感变压器，并且包括卷绕公共电感器芯的第一线圈126和第二线圈127。第一线圈126被示出为具有比第二线圈127相对“更宽”的绕组，第二线圈具有比第一线圈126相对“更窄”的绕组。第一线圈126和第二线圈127彼此电隔离。绕组在半导体衬底构件的各个侧处彼此“交叉”，但不在同一侧上。由此，参考绕组144，对于第一线圈126，形成在第一导电层图案中的第一绕组部分114与第二线圈127的相应第三绕组部分116“交叉”。相应线圈的绕组的宽度和厚度中的一个或两个可以被配置为承载相应的期望电流量。

图6示出了嵌入在半导体衬底构件中并具有电感器芯的环形电感器的透视图，该电感器芯具有深沟槽阵列。为了例示的目的，半导体衬底构件被部分地切除，以更好地示出具有深沟槽119的阵列的电感器芯。

如图所示，深沟槽119被布置为同心的、弯曲的“垂直壁”，以根据具体情况共同地基本上适合环形电感器或变压器的芯内可用的空间。弯曲的“垂直壁”在垂直于壁的方向上隔开。壁可以被分成角度部分。

图7示出了具有深沟槽阵列的电感器芯的剖视图。该剖视图也是半导体衬底构件101的一部分的横截面。所示的最上部分是隔离层113，该隔离层将沉积在电感器芯中的深沟槽119中的导电材料与一个或多个第一导电层图案(这里未示出)以及与半导体衬底101隔离。

图8示出了电感器芯的填充有磁性材料的沟槽的剖视图。磁性材料沉积在与隔离层113层叠的深沟槽中，该隔离层将沉积在电感器芯中的深沟槽119中的导电材料与一个或多个第一导电层图案(这里未示出)以及与半导体衬底101隔离。

图9示出了电感器芯中的沟槽的剖视图，该沟槽填充有悬浮在环氧树脂材料中的磁性颗粒或磁性材料。悬浮在环氧树脂材料中的磁性颗粒或磁性材料由附图标记120标示。

图10示出了电感器芯中的沟槽的剖视图，该沟槽与第一层磁性材料和第二层非磁性材料层叠。第一层磁性材料122与第二层非磁性材料123交替地布置。这些层可以在沟槽的底部基本水平地延续，以在沟槽的一侧或多侧处连接垂直层，另选地，垂直层可以在沟槽的底部终止，其中垂直层的端部邻接沟槽的底部。

图11示出了嵌入在半导体衬底构件中的电容器的透视图及其剖视图A-A和B-B。电容器具有第一端子136和第二端子137。第一端子136和第二端子137面向半导体衬底构件101的同一侧，但也可以面向相对侧。

“电容器板”被实施为深沟槽，在深沟槽中沉积导电材料，以形成交替电连接到第一端子136和第二端子137并且与第一端子136和第二端子137交替电隔离的平行“垂直壁”或“薄片”的阵列。否则，平行的“垂直壁”彼此电隔离。

剖视图A-A示出了第一导电层图案105布置在隔离层113之间，该第一导电层图案的一部分可以形成第一电容器构件129的一部分。隔离层中的一个或多个可以沿着深沟槽的侧面和底部延伸，并且横跨深沟槽之间的半导体衬底构件延伸，例如以形成基本上连贯的层。可以沉积第一导电层图案105，该第一导电层图案的一部分可以形成第一电容器构件129的一部分，以形成电容器板并且相互连接电容器板。在第一导电层图案105的顶上，可以沉积另外的一个或多个隔离层。例如，可以通过蚀刻去除隔离层的一个或多个部分，以暴露到第一导电层图案105的电连接，例如，如在顶侧的焊盘部分112处所示。

对应地，在底侧处，第二导电层图案106、隔离层的一个或多个部分可以例如通过蚀刻被去除，以暴露到第二导电层图案106的电连接，例如如在底侧处的焊盘部分112处所示。

剖视图B-B示出了与剖视图A-A所示的基本相同的结构。可以推断，连接到相应电容器端子的电容器板不完全重叠，而是相对于彼此纵向位移。然而，电容器板的各种配置是可预见的，例如包括电容器板在纵向上完全重叠。

隔离层113还提供电容器板与半导体衬底之间的电隔离。

图12示出了可以嵌入在半导体衬底构件中的另一电容器的剖视图。电容器的这种配置适合于实施具有相对窄的沟槽的电容器，从相对窄的沟槽延伸穿过半导体衬底的整个深度(厚度)的意义上来说，可能难以可靠地使沟槽较深。未填充的沟槽139可以减小在嵌入电容器的区域处的衬底的厚度。

如图所示，在衬底中从半导体衬底构件的顶侧形成宽且未填充的沟槽139。在沟槽内部沉积第一电容器构件129的一部分，作为导电材料层，该导电材料层电连接到第一导电层图案105。

通过从衬底的顶侧和底侧实现非重叠的深沟槽来形成电容器。在沟槽的顶侧、底侧以及内部涂敷隔离层113。从顶部105沉积导电层，以用于电容器131的第一板。通过在衬底的背面上沉积导电层106来实现电容器132的第二板。可以在衬底的顶部和底部上沉积另一隔离层113。可以通过蚀刻用于外部连接的隔离层来实现焊盘或焊盘开口112。

将深沟槽与隔离层138层叠，以将不同极性的电容器板彼此隔离，并用作电容器的介电材料。隔离层138可以由具有与隔离层113的材料不同的介电常数的材料制成。隔离层138的材料可以具有大于例如12并且达到大约150或者高达大约200或者更高的介电常数。隔离层138的材料可以是陶瓷，例如氧化钛，陶瓷可以具有在86至173的范围内的介电常数。隔离层113的材料可以是例如氧化硅或氧化铝。

图13示出了可以嵌入在半导体衬底构件中的又一电容器的剖视图。通过从衬底的顶侧和底侧实现非重叠的深沟槽来形成电容器。在沟槽的顶侧、底侧以及内部涂敷隔离层113。从顶部105沉积导电层，以用于电容器131的第一板。通过在衬底的背面上沉积导电层106来实现电容器132的第二板。可以在衬底的顶部和底部上沉积另一隔离层113。可以通过蚀刻用于外部连接的隔离层来实现焊盘或焊盘开口112。

器件的原型除了集成输入和输出电容器之外，还集成了由高频半桥栅极驱动器和硅中电感器驱动的两个40V氮化镓场效应晶体管(GaNFET)。硅中电感器可以用非磁性芯(例如，空芯、非导电热传导聚合物)或集成磁芯(例如，通过丝网印刷的复合芯、电镀的实心/层压芯)来制造。所有安装的部件都是可商业获得的。原型器件被配置为零电压开关降压变换器功率级。

所提出的变换器使用CMOS兼容工艺来构造3D无源部件而不影响硅芯片的有源部分。作为附加价值，硅芯片的顶侧可以用于集成与集成电路处理不兼容的部件，像氮化镓FET、陶瓷电容器等。使用贯穿硅通孔(TSV)和/或导电层将安装的部件连接到硅器件。环形芯可以用各种芯材料制造：空气、硅、非导电热聚合物、复合芯(混合在非导电热聚合物中的微米级或纳米级磁粉)、微细加工磁性材料(磁性薄膜、层压薄膜、深沟槽磁性材料)。

所提出的变换器允许最小轮廓的变换器(如果不使用堆叠部件，则基本上为硅晶片厚度)。由于更短的电流回路和紧凑的尺寸，更低噪声的变换器在技术上是可能的。