阅读说明：本技术 一种基于高k栅介质与低温欧姆接触工艺的SiC MOSFET的制备 (Preparation of SiC MOSFET (Metal-oxide-semiconductor field Effect transistor) based on high-k gate dielectric and low-temperature ohmic contact process ) 是由 程新红 刘少煜 郑理 俞跃辉 于 2020-06-17 设计创作，主要内容包括：本发明涉及一种基于高k栅介质与低温欧姆接触工艺的SiC MOSFET的制备方法,包括：将外延N型轻掺SiC层的SiC衬底清洗；在SiC衬底的外延层使用离子注入和退火的方式形成N+源区、P型沟道区和P+终端区；在外延层沉积高k栅介质层,然后沉积栅金属,并通过刻蚀图形化；在外延层沉积钝化层介质,并通过刻蚀图形化；在外延层和重掺衬底沉积低温欧姆接触金属层,退火形成欧姆接触；在外延层和重掺衬底加厚金属。该方法降低了栅界面处的碳簇密度,提高了沟道迁移率。(The invention relates to a preparation method of a SiC MOSFET (metal oxide semiconductor field effect transistor) based on a high-k gate dielectric and low-temperature ohmic contact process, which comprises the following steps of: cleaning the SiC substrate of the epitaxial N-type lightly doped SiC layer; forming an N + source region, a P-type channel region and a P + terminal region on an epitaxial layer of the SiC substrate in an ion implantation and annealing mode; depositing a high-k gate dielectric layer on the epitaxial layer, then depositing gate metal, and patterning by etching; depositing a passivation layer medium on the epitaxial layer, and patterning by etching; depositing a low-temperature ohmic contact metal layer on the epitaxial layer and the heavily doped substrate, and annealing to form ohmic contact; the metal is thickened on the epitaxial layer and the heavily doped substrate. The method reduces the density of carbon clusters at the gate interface and improves the channel mobility.)

一种基于高k栅介质与低温欧姆接触工艺的SiC MOSFET的 制备

技术领域

本发明属于半导体功率器件领域，特别涉及一种基于高k栅介质与低温欧姆接触工艺的SiC MOSFET的制备方法。

背景技术

碳化硅材料具有较大的禁带宽度，较高的击穿电场，较大的热导率以及稳定的物理特性，是一种优秀的高功率，高电压，高温功率半导体器件的制造材料。由于碳化硅具有通过掺杂实现N和P型，以及自然氧化生成SiO₂的特性，所以其制备工艺与传统硅功率器件工艺具有高度的兼容性和相似性，已在此基础上发展出了较为成熟的工艺。

金属氧化物半导体场效应晶体管(MOSFET)是一种被广泛使用的电子器件。它是一种多数载流子器件，避免了双极型晶体管工作时少数载流子注入，因而它具有更快的响应速度。同时，碳化硅功率MOSFET能够提供非常大的安全工作区，并且多个单元结构能够并行使用，具有高的功率密度优势。

但是热氧化工艺制备的碳化硅MOSFET仍存在一些问题：通过热氧化碳化硅生成的氧化硅，在界面处会存在悬挂键和碳簇形式的碳残余，这样会导致SiC/SiO2界面存在较高的界面态，器件迁移率降低，导电特性变差。同时SiO₂的相对介电常数为3.9，而SiC为9.7左右，这样会使得器件工作时SiC/SiO₂交界处的SiO₂一侧具有高的电场强度，对器件的可靠性产生限制。例如：《Advanced processing for mobility improvement in 4H-SiCMOSFETs:A review》，C.Maria等人所著，Mat.Sci.Semicon.Proc.，2018；《Improvedinversion channel mobility for 4H-SiC MOSFETs following high temperatureanneals in nitric oxide》，G.Y.Chung等人著，IEEE Electron Device Letter,2001；《Silicon carbide:A unique platform for metal-oxide-semiconductor physics》，G.Liu等著，Applied Physics Reviews，2015。

发明内容

本发明所要解决的技术问题是提供一种基于高k栅介质与低温欧姆接触工艺的SiC MOSFET的制备方法，以克服传统SiC MOSFET低迁移率的缺陷。

本发明提供一种基于高k栅介质与低温欧姆接触工艺的SiC MOSFET的制备方法，包括：

(1)将外延N型轻掺SiC层的SiC衬底清洗；

(2)在SiC衬底的外延层使用离子注入和退火的方式形成N+源区、P型沟道区和P+终端区；

(3)在外延层沉积高k栅介质层；

(4)在高k栅介质层表面沉积栅金属，并通过刻蚀对栅金属和介质进行图形化；

(5)在外延层沉积沉积钝化层介质，并通过刻蚀图形化；

(6)在外延层和重掺衬底沉积低温欧姆接触金属层，退火形成欧姆接触；

(7)在外延层和重掺衬底加厚金属。

所述步骤(1)中SiC衬底厚度为200-400μm，掺杂浓度为1×10¹⁶-1×10²¹cm^-3。

所述步骤(1)中外延N型轻掺SiC层厚度为5-30μm，掺杂浓度为1×10¹⁴-1×10¹⁷cm^-3。

所述步骤(1)中清洗工艺包括：标准RCA清洗；对碳化硅外延片进行高温氧化，形成牺牲氧化层，之后对牺牲氧化层进行腐蚀，直至完全去除表面氧化层。

所述步骤(2)中离子注入的离子为N离子，P离子或Al离子。离子注入10¹⁵-10¹⁸cm^-3掺杂浓度的P型离子，离子注入10¹⁵-10¹⁹cm^-3掺杂浓度的N型离子。

所述步骤(3)中高k栅介质为Al₂O₃、SiO₂、Si₃N₄、HfO₂、AlN、La₂O₅、AlON中的任意一种或其叠层结构；高k栅介质层厚度为5-80nm。

所述步骤(3)中沉积方法包括MOCVD，PECVD，ALD，MBE，电子束蒸发或者射频溅射。

所述步骤(3)和(5)中刻蚀的方法包括括氟基RIE刻蚀，ICP刻蚀或者DHF湿法腐蚀。

所述步骤(4)中栅金属为TiN，Ni，Al中的至少一种。

所述步骤(4)中沉积方法包括电子束蒸发或磁控溅射；刻蚀方法包括反应离子刻蚀或者H₂SO₄湿法腐蚀。

所述步骤(5)中钝化层介质为SiO₂或者Si₃N₄；沉积方法包括LPCVD或者PECVD。

所述步骤(5)中钝化层厚度为100-2000nm。

所述步骤(6)中在外延层和重掺衬底沉积低温欧姆接触金属层，退火形成欧姆接触为：依次沉积碳层1-50nm，镍层10-500nm，通过退火实现欧姆接触，其中沉积方法包括化学气相沉积、磁控溅射或者电子束蒸镀，退火温度为700-950℃。

所述步骤(7)中加厚金属为Ti、Al、Ni中的任意一种或其叠层金属，加厚金属厚度为1-10μm。

本发明还提供一种上述方法制备得到的SiC MOSFET。

本发明还提供一种上述方法制备得到的SiC MOSFET的应用。

本发明涉及高k栅介质层的制造方法，使用物理或化学气相沉积方法在清洗后的洁净碳化硅外延片表面沉积了高k栅介质层。这些生长是低温薄膜生长方式(150-500℃)，避免了热氧化中的高温过程，所以有助于减少介质层中的杂质含量，同时降低了SiC/SiO₂界面处由碳簇、杂质所引起的界面态。以Al₂O₃为例，其k值为9-10，禁带宽度为8.7-8.8eV，由于高的k值和禁带宽度，其在器件应用中会承受更低的电场强度，从而避免了栅介质的提前击穿。本发明涉及低温欧姆接触的制造方法，在重掺杂的碳化硅表面沉积碳/镍叠层结构，进行多次退火可以实现欧姆接触。在传统的碳化硅欧姆接触制造工艺中，需要对SiC/Ni结构进行高温的快速退火(～1000℃)，而这样高的温度会导致高k栅介质发生结晶，造成漏电电流大等问题。本发明通过在镍基欧姆接触中引入碳，降低了金属半导体间的肖特基势垒高度，在相对低温的退火条件下实现了欧姆接触的制备。

有益效果

本发明基于高k栅介质和低温欧姆接触工艺制备碳化硅MOSFET，其相比于传统SiC功率MOSFET的优势在于使用高k介质作为栅介质，降低了界面处的碳簇密度，提高了沟道迁移率。实验数据表明，使用ALD沉积生长的Al基高k栅介质，它的界面态密度可达到10¹¹-10¹²cm^-2eV^-1，低于热氧化制备的SiO₂的界面态密度(4×10¹²-10¹³cm^-2eV^-1)。迁移率也可以从25-30cm²/Vs提高至30-50cm²/Vs。

同时器件在反向耐压区工作时，由于高k介质具有高的介电常数，避免栅介质中的电场集中效应，从而防止栅介质的提早击穿。通常来讲，Al基高k介质对比于热氧化的SiO₂，其介电常数将从3.9提高至7-10。根据高斯定律，当SiC达到临界击穿电场(3MV/cm)时，SiO₂中的电场强度为8.3MV/cm，而高k介质中的电场强度仅为3-4MV/cm，显然高k介质作为栅电介质时更难以击穿，从而可以充分利用SiC的高临界击穿电场的特性。

附图说明

图1为本发明SiC衬底的外延层形成N+源区、P型沟道区后的截面结构示意图。

图2为本发明高k栅介质层沉积后器件的截面结构示意图。

图3为本发明栅金属层沉积并刻蚀后器件的截面结构示意图。

图4为本发明钝化层沉积后器件的截面结构示意图。

图5为本发明SiC高k栅介质MOSFET器件的元胞示意图。

具体实施方式

下面结合具体实施例，进一步阐述本发明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。

本发明将具体环境的实施例进行描述，即高k栅介质碳化硅金属氧化物半导体场效应晶体管(MOSFET)。然而本发明的实施例也可以应用于各种金属氧化物半导体场效应晶体管。

碳化硅衬底来源：东莞天域半导体科技有限公司。所有药品未进行二次提纯，均在合成过程和器件的制备过程中直接使用。

实施例1

(1)将外延N型轻掺SiC层(厚度13μm，掺杂浓度6×10¹³cm^-3)的SiC衬底清洗；清洗工艺包括：标准RCA清洗；对碳化硅外延片进行高温氧化，形成牺牲氧化层，之后对牺牲氧化层进行腐蚀，直至完全去除表面氧化层。

(2)如图1所示，可在衬底中形成三种注入区。这三个注入区分别为P型注入区，N+型注入区，P+型注入区。具体的，N+型注入区被设置在P和P+型注入区之间。通过注入铝、磷离子来形成P型和P+型注入区。根据实施例，可注入10¹⁵-10¹⁸cm^-3掺杂浓度的P型离子。类似的，通过注入氮离子来形成N+型注入区。根据实施例，可注入10¹⁵-10¹⁹cm^-3掺杂浓度的N型离子。通过1700℃高温工艺对注入离子进行激活。

(3)栅极电介质层沉积于衬底上方，如图2所示。栅电介质可通过原子层沉积(ALD)沉积，本实施例中所选电介质类型为Al₂O₃。可选的，电介质层可以为SiO₂、Si₃N₄、HfO₂、AlN、La₂O₅、AlON。根据实施例，栅介质层可选厚度为50nm，其厚度选取主要取决于器件的性能参数，如工作电压、反向耐压等。

(4)在高k栅介质层表面沉积栅金属，并通过刻蚀对栅金属和介质图形化；图3示出了器件在沉积栅金属并进行图形化之后的截面图。根据实施例，栅金属可由TiN形成，可使用磁控溅射等适当的沉积技术进行制备，并通过刻蚀图形化。

(5)在外延层沉积沉积钝化层介质，并通过刻蚀图形化；图4示出了钝化层沉积后的结构示意图。根据实例，钝化层可选用SiO₂，沉积方法可选用PECVD。这一步的目的是隔离栅金属，为下一步沉积源极金属做准备。钝化层的厚度将影响器件的电容性质，本实施例中选用厚度为600nm。

(6)在外延层和重掺衬底沉积低温欧姆接触金属层，退火形成欧姆接触，并且加厚金属；图5示出了沉积源漏极金属以及加厚金属之后的器件截图。根据实施例，源漏极金属可由100nm的碳-镍叠层结构退火后实现，可选的沉积方法为磁控溅射或电子束蒸发，退火温度为800℃。加厚金属的可选类型为Ti、Al、Ni叠层金属，厚度为2.5μm。

实验数据表明，使用ALD沉积生长的Al₂O₃栅介质，它的界面态密度(通过电导法可计算出界面态密度，具体实施过程：对MOSCAP(MOS电容器)结构进行电容-频率测试可获得电容、电导随频率关系测试条件100k-1MHz。由公式

及

计算可得界面态密度。其中G_m和C_m是测试电导、电容值，ω＝2πf是角频率，C_ox是氧化物单位电容,对Al₂O₃而言C_ox＝8.23×10^-11F/m，q是电子电量，取值1.6×10^-19C，τ_it是时间常数，D_it是界面态密度。)可达到10¹¹-10¹²cm^-2eV^-1，迁移率(通过对横向MOSFET结构进行转移特性曲线测试推导得出，测试条件V_ds＝0.1V,V_g＝-5to 20V。推导公式其中μ_FE是场效应迁移率，L和W是MOSFET的栅长度和宽度，分别取值500和80μm，C_ox是氧化物单位电容,对Al₂O₃而言C_ox＝8.23×10^-11F/m，V_ds是测试条件中的源漏电压)也可以提高至40cm²/Vs，同时高k介质的临界击穿电场强度(通过MOSCAP结构进行漏电测试即可，测试限流100μA)也可达到8MV/cm。

实施例2

实施例1中步骤(3)里的高k介质层可替换，本实施例中选用ALD方法生长La₂O₅(5nm)/Al₂O₃(45nm)介质层，其厚度可选为50nm。其他条件不改变，均与实施例1相同。

计算过程与实施例1相同，对该叠层结构而言C_ox＝5.5×10^-11F/m，其他实验数据不变。该实施例中界面态密度可达到7×10¹¹-10¹²cm^-2eV^-1，迁移率为35cm²/Vs，临界击穿电场强度可达8.7MV/cm。

实施例3

实施例1中步骤(3)里的高k介质层可替换，本实施例中选用CVD方法生长的SiO₂(5nm)/AlN(45nm)介质层，其厚度可选为50nm。其他条件不改变，均与实施例1相同。

计算过程与实施例1相同，对该叠层结构而言C_ox＝6.2×10^-11F/m，其他实验数据不变。该实施例中界面态密度可达到7×10¹⁰-4×10¹²cm^-2eV^-1，迁移率为26cm²/Vs，临界击穿电场可达16.8MV/cm。

对比例1

根据参考文献《Advanced processing for mobility improvement in 4H-SiCMOSFETs:A review》，目前常规热氧化制备的SiO₂的界面态密度为4×10¹²-10¹³cm^-2eV^-1，沟道迁移率为25-30cm²/Vs。较本发明的界面态密度、迁移率等数据均有一定差距。