具体实施方式

本公开的以下说明伴随并入且组成说明书的一部分的图式，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。

应当理解，虽然用语“第一(first)”、“第二(second)”、“第三(third)”等可用于本文中以描述不同的元件、部件、区域、层及/或部分，但是这些元件、部件、区域、层及/或部分不应受这些用语所限制。这些用语仅用于从另一元件、部件、区域、层或部分中区分一个元件、部件、区域、层或部分。因此，以下所讨论的“第一装置(firstelement)”、“部件(component)”、“区域(region)”、“层(layer)”或“部分(section)”可以被称为第二装置、部件、区域、层或部分，而不背离本文所教示。

本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括复数形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(comprises)”及/或“包括(comprising)”用于本说明书中时，所述术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。

图1为依据本公开一些实施例中一种半导体元件10的剖视示意图。请参考图1，半导体元件10包括一基底110、多个第一杂质区130、一绝缘膜150以及一字元线174。所述第一杂质区130、绝缘膜150以及字元线170共同构成一凹入式存取元件(recessed accessdevice，RAD)晶体管。

基底110为一绝缘体上覆硅(SOI)基底，包括一第一半导体层112、一第二半导体层114以及一隔离层116，而隔离层116夹置在第一半导体层112与第二半导体层114之间。举例来说，第二半导体层114包含硅，并具有一第一导电类型(first conductivity type)。在一些实施例中，第一导电类型可为n型。

字元线174设置在基底110的第二半导体层114中，并具有一底座(base)1742以及一对脚部(legs)1744，而所述脚部1744连接到底座1742。所述脚部1744设置在基座1742与隔离层114之间；因此，从剖视图来看，字元线174具有大致呈W形轮廓(contour)。相较于具有一U形轮廓的一习知RAD晶体管，字元线174具有一较宽通道。

字元线174的底座1742与所述脚部1744为一体成形。所述脚部1744具有一宽度W1，其是在距隔离层116的距离减小的位置处逐渐减小。在一些实施例中，半导体元件10可具有一钝化层182，设置在第二半导体层114中，并用来罩盖(cap)字元线174。字元线174由导电材料所制，例如钨，而钝化层182具有介电材料，且介电材料包含氧化物或氮化物。

所述第一杂质区130是当作RAD晶体管的源极与漏极区，并设置在第二半导体层114中，且位在字元线174的底座1742的任一侧上。所述第一杂质区130连接到第二半导体层114的上表面1142。所述第一杂质区130具有第一导电形态。具有第一导电形态的第二半导体层114与所述第一杂质区130，是具有不同掺杂浓度。举例来说，第二半导体层114具有一第一掺杂浓度，且所述第一杂质区130具有一第二掺杂浓度，而第二掺杂浓度大于第一掺杂浓度。

半导体元件10还具有一第二杂质区140，设置在字元线174的所述脚部1744之间。与所述第一杂质区130分开设置的第二杂质区140，是具有一第二导电类型，而第二导电类型是不同于第一导电类型。第二杂质区140可掺杂有p型掺杂物。因为字元线1744的宽度W1是在距隔离层116的距离减小的位置处逐渐减小，所以位在字元线174的所述脚部1744之间的第二杂质区140具有一宽度W2，宽度W2是在距字元线174的底座1742的距离增加的位置处逐渐增加。

通过在所述第一杂质区130与第二杂质区140之间的隔离膜150，使字元线174与所述第一杂质区130以及第二杂质区140隔离，以避免所述掺杂物引入到所述第一杂质区130与第二杂质区140中，进而避免迁移进入到字元线174中。包含介电材料的绝缘膜150亦设置在字元线174与第二半导体层114之间，该处并未设置所述第一杂质区130与第二杂质区140，以避免接面漏电流(junction leakage)。在一些实施例中，绝缘膜150还设置在字元线174与钝化层182之间，以使绝缘膜150的一上表面151与第二半导体层114的上表面1142为共面。在一些实施例中，绝缘膜151围绕字元线174与钝化层182设置，且绝缘膜150贴合到字元线174的所述脚部1744的各区段(sections)是相互连接。

当一负偏压施加到字元线174时，多个自由电子(带负电荷)是从第二杂质区140被排斥。所述自由电子被朝下推进到基底110的第二半导体层114中。当大量的自由电子累积在接近第二杂质区140与自元线174下方的第二半导体层114的表面时，实际上创建了一n区，其连接第一杂质区130(意即源极和漏极区)。因此，当一电压施加在所述第一杂质区130之间时，电流是流经所产生的n区。因此，RAD晶体管是处于一导电状态。

相反的，当一正偏压施加到字元线174时，在第二杂质区140中的多个电洞(holes)是扩散横跨在第二半导体层114与第二杂质区140之间的一接面，并与存在第二半导体层114中多数电子(majority electrons)的其中一些重新结合在一起，也因此从现场消失。如此的重新结合程序导致一些自由电子从n型第二半导体层114消失。因此，在第二杂质区140中，有一个耗尽自由电子的区域。扩散横跨该接面的所述电子可快速地与在第二杂质区140中的多数电洞的其中一些重新结合，也因此从现场消失。所以，在接近该接面的第二杂质区140中，有一个耗尽电洞的区域。当电压施加在所述第一杂质区130之间时，所述耗尽区域是阻挡电流流经第二半导体层114，以使RAD晶体管处于一非导电状态。由于引入掺杂有p型掺杂物的第二杂质区140，因此当负偏电压施加到第二半导体层114和第一杂质区130掺杂有n型掺杂物的RAD晶体管的字元线174时，可产生一大致呈U形较宽通道，并可降低施加到字元线174的偏压，而该偏压是用以控制RAD晶体管的操作。

半导体元件10可选择地具有一扩散阻障膜160，设置在绝缘膜150与字元线174之间。扩散阻障膜160用于当作一粘着层功能使用，以避免字元线174从绝缘膜151片状剥落(flaking)或剥蚀(spalling)。

图2为依据本公开一些实施例中一种半导体元件10A的剖视示意图。请参考图2，半导体元件10A具有一基底110、多个第一杂质区130、一第二杂质区140a、一绝缘膜150、一字元线174以及一钝化层182。基底110具有一第一半导体层112、一第二半导体层114以及一隔离层116，其中第一半导体层112与第二半导体层114设置在隔离层116的两侧。字元线174具有一底座1742以及一对脚部1744，而该对脚部1744设置在底座1742与绝缘层116之间。一体成形的基座1742与所述脚部1744是由导电材料所制，例如钨。

所述第一杂质区130设置在第二半导体层114中，并设置在字元线174的任一侧上，且第二杂质区140设置在字元线174的底座1742与所述脚部1744间。第二杂质区140具有一锥形宽度W3，是在距字元线174的底座1742的距离减小的位置处逐渐减小。所述第一杂质区130掺杂有具有一第一导电型态的多个掺杂物，且第二杂质区140掺杂有具有一第二导电类型的多个掺杂物。基底110的第二半导体层114亦可掺杂有具有第一导电类型的多个掺杂物，其中基底110的第二半导体层114具有一第一掺杂浓度，且所述第一杂质区130具有一第二掺杂浓度，而第二掺杂浓度大于第一掺杂浓度。在一些实施例中，第二杂质区140可具有一第三掺杂浓度，是大致等于第二掺杂浓度。

请参考图1及图2，由于如图2所示的第二杂质区140a具有宽度W3，是大于如图1所示的第二杂质区140的宽度W2，所以引入如图2所示的第二杂质区140a的掺杂物数量是大于引入如图1所示的第二杂质区140的掺杂物数量。因此，可进一步降低施加到字元线174的偏压，该偏压是用以致动如图2所示的半导体元件10A。

请再参考图2，由于第二杂质区140具有一大致呈锥形形状，所以设置在第二半导体层114中的绝缘膜150a具有一水平段152以及一对弯曲段154，该对弯曲段154连接到水平段152的两侧。水平段152夹置在第二杂质区140与字元线174的基座1742之间，且所述弯曲段154贴合到字元线174的所述脚部1744。罩盖字元线174的钝化层182设置在第二半导体层114中，并接触所述第一杂质区130。

图3为依据本公开一些实施例中一种半导体元件10的制备方法的流程示意图。图4到图14为依据本公开一些实施例中制备一半导体元件10的各中间阶段的剖视示意图。如图4到图14所示的各阶段亦例示地描述在图3的流程图中。在下列的讨论中，如图4到图14的各制造阶段是参考如图3所示的程序进行讨论。

请参考图4，依据图3中的一步骤S302，提供一绝缘体上覆硅(SOI)基底111。SOI基底111具有一第一半导体层112、一第二半导体层113以及一隔离层116，其中第一半导体层112与第二半导体层113设置在隔离层116的任一侧。隔离层116可包含氧化物，例如二氧化硅，用以减小半导体元件10的一短通道效应。

在一些实施例中，如图5A所示，SOI基底111可使用氧离子布植隔离(separationby implantation of oxygen，SIMOX)制程进行制造。请参考图5A，SOI基底111可由下列步骤所形成：(1)提供一块状(bulk)半导体晶圆100；(2)施加一离子束到半导体晶圆100，而离子束具有多个离子，所述离子是通过一电场进行加速；以及(3)实施一退火(annealing)步骤以形成均匀且埋入的隔离层116，如图4所示，隔离层116是具有与第一半导体层112和第二半导体层113不同的界面。

更特别地是，植入在包含硅的半导体晶圆100中的氧离子，是与硅反应以产生二氧化硅沉淀物(silicon dioxide precipitates)；然而，植入是对半导体晶圆100造成相当大的损伤，且该层二氧化硅沉淀物并未连续。高温退火步骤可帮助修复损伤，并形成二氧化硅沉淀物成为一均匀且连续的隔离层116。换言之，退火步骤重新分布植入的多个氧离子，并化学地接合所述氧离子到位在半导体晶圆100中的硅，以形成一连续埋入层的二氧化硅，借此制造出从第一半导体层112分离的第二半导体层113，而分离的第二半导体层113位在一或多个半导体零件上，并包括至少一RAD晶体管。意即，使用SIMOX基数制造的SOI基底111的第一半导体层112与第二半导体层113，是具有相同的半导体材料。

请参考图5A，在离子植入之前，一保护层102可形成在半导体晶圆100的一前表面1002。形成保护层102以避免在植入步骤期间，半导体晶圆100被一杂质所污染，以及避免被施加所述离子的震动所损伤。保护层102可包括含硅隔离材料，例如二氧化硅、氮化硅或氮氧化硅。包含二氧化硅的保护层102可使用热氧化(thermal oxidation)制程或化学气相沉积(CVD)制程所形成，同时包括氮化硅或氮氧化硅的保护层102可使用CVD制程所形成。举例来说，在执行退火步骤之后，是使用一湿蚀刻制程以移除保护层102。

在一些实施例中，SOI基底111可为一接合暨回蚀(bond and etch-back)SOI基底110，是使用如图5B及图5C所示的步骤所制造。请参考图5B及图5C，SOI基底111可通过下列步骤所形成：(1)配对一元件晶圆(device wafer)104在一第一半导体层112上，其是分别使用隔离膜103a与103b罩盖第一半导体层112与元件晶圆104所实现；(2)执行一热处理以熔融(fuse)隔离膜103a与103b，借此形成隔离层116并提升第一半导体层112与元件晶圆104的接合强度；以及(3)薄化元件晶圆102以形成第二半导体层113，而第二半导体层113具有如图4所示的一所欲厚度。在图5C中，虚线是表示元件晶圆104的一原始厚度。

第一半导体层112与元件晶圆104为包含硅的半导体晶圆，且隔离膜103a与103b可通过一或多个热氧化制程所形成。第一半导体层112与元件晶圆104是使用包含氧化物的隔离膜103a与103b之间的接合化学作用(bonding chemistry)而紧密地接合。或者是，元件晶圆104可通过使用包含在元件晶圆104中的硅与罩盖第一半导体层112的隔离层116之间的接合化学作用而接合到第一半导体层112。元件晶圆104的薄化可使用一适合的技术所实现，例如一研磨(grinding)制程、一抛光(polishing)制程及/或一化学蚀刻制程。

在一些实施例中，如图5D到图5G所示，SOI基底11可使用SMARTCUT技术所制造。请参考图5D到图5G，SOI基底111可由下列步骤所形成：(1)形成隔离膜106a与106b分别在一第一半导体层112与一元件晶圆105上；(2)施加一离子束以植入氢离子在元件晶圆105中，进而形成一植入晶圆105a，而植入晶圆105a具有一植入区108；(3)配对元件晶圆105到第一半导体层112，其是通过使隔离膜106a与106b相互接触所实现；(4)熔融隔离膜106a与106b以形成一隔离层116；(5)执行一退火制程以从形成在植入区108中的一氢化物(hydride)产生多个连接孔洞(connecting voids)；以及(6)移除沿着具有所述连接孔洞的植入区108的植入元件晶圆105a的一部份，借此形成如图4所示的第二半导体层113。在图5G中，虚线是表示元件晶圆105a的一原始厚度。

请参考图6，依据图3中的一步骤S304，一图案化遮罩220形成在SOI基底111的第二半导体层113上。图案化遮罩220是界定用于蚀刻SOI基底111的第二半导体层113的一图案。在一些实施例中，一缓冲层210可选择地提供在SOI基底110与图案化遮罩220之间，以保护免受污染并减轻SOI基底110与图案化遮罩220之间的界面处的应力。缓冲层210可包含氧化硅或二氧化硅。在一些实施例中，缓冲层210可使用CVD制程所形成。在其他实施例中，当SOI基底111的第二半导体层113是包含硅时，缓冲层210可使用一热处理制程所形成。

界定经由缓冲层210被蚀刻并进入SOI基底111的图案牍图案化遮罩220，是包括覆述个第一区段222以及至少一第二区段224，所述第一区段222具有一第一厚度T1，该至少一第二区段224具有一第二厚度T2，而第二厚度T2小与第一厚度T1。所述第二区段224是与所述第一区段222分开设置，以使暴露缓冲层210的一些部分的多个开口226是产生在所述第一区段222与所述第二区段224之间。

图案化遮罩220可为一光阻遮罩或一硬遮罩。包含光阻材料的图案化遮罩220可通过执行至少一曝光制程以及至少一显影(develop)制程在一光阻材料上所实现，而光阻材料是完全覆盖缓冲层210，其中光阻材料可铺设在缓冲层210上，其是通过一旋转涂布制程然后使用一软烘烤制程烘干所实现。为一硬遮罩的图案化遮罩220可由下列材料所制：多晶硅、碳、非有机材料(例如氮化物)或其他适合的材料，并可使用微影(photolithography)达成。

请参考图6、图7A及图7B，依据图3中的一步骤S306，缓冲层210与SOI基底111的第二半导体层113是经由所述开口226而依序进行蚀刻，以形成一沟槽120，而沟槽120是穿经缓冲层210，并延伸进入第二半导体层113。缓冲层210与SOI基底110是经由所述开口226而非等向性地进行干蚀刻，举例来说，是使用至少一反应离子蚀刻(RIE)制程，以形成沟槽120。

典型地，在蚀刻制程期间，图案化遮罩220是被消耗。由于在本公开的图案化遮罩220的厚度中的一差异，在具有较小厚度的第二区段224被完全消耗之后，是蚀刻SOI基底110的第二半导体层113，其是先前被图案化遮罩220的第二区段224所保护，借此形成具有一突部1143的一第二半导体层114，也因此沟槽120可具有一大致呈W形轮廓。在一些实施例中，突部1143设置在沟槽120的一中心处。

请参考图6，图案化遮罩220的第二区段224具有一宽度W4，是用来决定SOI基底111的第二半导体层114的形貌(topology)。尤其是，如图7A所示，图案化遮罩220的第二区段224的一较小宽度W4是可造成突部1143具有一尖端(a pointed end)。反之，如图7B所示，第二区段224的一较大宽度W4可造成突部1143具有一梯形形状。在一些实施例中，沟槽120的底部可选择性地呈圆形(rounded)，以减少缺陷密度(defect density)以及降低在元件的操作期间的电场集中(electric field concentration)。举例来说，在形成沟槽120之后，使用一灰化(ashing)制程或一剥除制程(strip process)以移除余留的图案化遮罩220’。在一些实施例中，举例来说，然后使用一湿蚀刻制程以移除缓冲层210。

请参考图8，依据在图3中的一步骤S308，多个掺杂物是引入到SOI基底111，以形成多个第一杂质区130以及一第二杂质区140。所述第一杂质区130是通过植入具有一第一导电类型的多个掺杂物进入第二半导体层114未被蚀刻的所述区域中所形成。所述第一杂质区130可当作晶体管的源极/漏极区。所述第一杂质区130连接到第二半导体层114的一上表面1142。所述第一杂质区130可通过一扩散制程或一离子植入制程所形成。

第二杂质区140通过植入具有一第二导电类型的多个掺杂物在第二半导体层114的突部1143中所形成。所述掺杂物引入到第二半导体层114的突部1143中是通过一离子植入制程所达成。在一些实施例中，第二杂质区140的形成是可在所述第一杂质区130形成之前。

请参考图9，依据图3中的一步骤S310，一绝缘膜150形成在SOI基底111的第二半导体层113通过沟槽120而暴露的一部份上。具有一大致均匀厚度的绝缘膜150是覆盖第二半导体层114通过沟槽120所暴露的该部分，但并未填满沟槽120。换言之，绝缘膜150具有一形貌，该形貌是依循基底110的第二半导体层114的形貌。在一些实施例中，绝缘膜150是使用一热氧化制程而生长在暴露的第二半导体层114上。在其他的实施例中，绝缘膜150可使用一CVD制程或一原子层沉积(ALD)制程所形成；沉积的绝缘膜150不但覆盖通过沟槽120而暴露的第二半导体层114，还覆盖所述第一杂质区130(意即第二半导体层114的上表面1142)。结果，举例来说，需要执行一移除制程，其是使用蚀刻制程，以从所述第一杂质区130移除沉积的绝缘膜150的一些部分。举例来说，沉积的绝缘膜150包含氧化物、氮化物、氮氧化物或高介电常数材料。

请参考图10，依据图3中的一步骤S312，一扩散阻障膜160可选择地沉积在绝缘膜150上。具有一大致均匀厚度的扩散阻障膜160是覆盖绝缘膜150，但并未填满沟槽120。为了确保阶梯覆盖(step coverage)，举例来说，扩散阻障层160可使用一物理气相沉积(PVD)制程或一ALD制程所形成，其中使用ALD制程所沉积的扩散阻障层160在厚度中呈现高度的均匀。在一些实施例中，扩散阻障层160均匀地且保形地沉积在绝缘膜150与所述第一杂质区130上。

在一些实施例中，扩散阻障层160保形地且均匀地沉积在所述第一杂质区130与绝缘膜150上，以便执行一移除制程以移除在第二半导体层114的上表面1142上的多余扩散阻障膜160，借此暴露所述第一杂质区130。在一些实施例中，扩散阻障膜160可为单一层结构，其是包括多个耐火金属(例如钽或钛)、耐火金属氮化物或耐火金属氮化硅。在其他的实施例中，扩散阻障膜160可具有一多层结构，其是包括一或多个耐火金属、耐火金属氮化物或耐火金属氮化硅。

请参考图11，依据图3中的一步骤S314，沉积一导电材料170以填满沟槽120。导电材料170是保形地且均匀地沉积在所述第一杂质区130上与在沟槽120中的扩散阻障膜160上，直到沟槽120完全填满为止。导电材料170包含多晶硅或金属，例如钨、铜、铝、钼、钛、钽、钌或其组合。导电材料170可使用一CVD制程、一PVD制程、一ALD制程或其他适合的制程所形成。

请参考图12及图13，依据图3中的一步骤S316，凹陷导电材料170在SOI基底110的第二半导体层114的上表面1142下方。所以，形成一字元线174。字元线174的行程包括下列步骤：(1)执行一或多个移除制程，包括一抛光制程及/或一蚀刻制程，以移除在第二半导体层114的上表面1142上的导电材料170；以及(2)蚀刻如图12所示的余留的导电材料172，直到其位在第二半导体层114的上表面1142下方为止。如图13所示，字元线174具有一上表面1746，位在第二半导体层114的上表面1142下方。在一些实施例中，在字元线174形成之后，绝缘膜150与扩散阻障膜160可选择地凹陷到第二半导体层114的上表面1142下方。

请参考图14，依据图3中的一步骤S318，沉积一钝化层180以填满沟槽120。钝化层180保形地且均匀地沉积在所述第一杂质区130与字元线174上。钝化层174可使用CVD制程或ALD制程所形成,其中ALD制程具有一良好的覆盖，以形成一无孔洞(void-free)钝化层180。在一些实施例中，钝化层180可包含下列材料：氧化硅、氮化硅、氮氧化硅、二氧化铪或二氧化锆。在钝化层180沉积之后，可执行一或多个移除制程，包括蚀刻制程及/或抛光制程，以移除多余的钝化层180。据此，形成在SOI基底111的第二半导体层114中覆盖字元线174的钝化层180，借此形成如图1所示的半导体元件10。

总而言之，由于具有W形字元线174的半导体元件10/10A以及设置在字元线174的所述脚部1744之间并具有不同于基底110的第二半导体层114与所述第一杂质区130的导电型态的第二杂质区140的架构，所以提供一较宽通道，并可降低施加到该字元线以控制RAD晶体管的操作状态(例如导电或非导电状态)的偏压。

本公开的一实施例提供一种半导体元件。该半导体元件包括一基底、一字元线、多个第一杂质区以及绝缘膜。该字元线设置在该基底中，并包括一底座以及一对脚部，该对脚部连接到该底座。所述第一杂质区设置在该基底中，并位在该字元线的任一侧上。该绝缘膜设置在该基底中，其中该绝缘膜围绕该字元线设置。

本公开的另一实施例提供一种半导体元件的制备方法。该制备方法的步骤包括：提供一图案化遮罩在一基底上，而该图案化遮罩具有多个开口；蚀刻该基底，其是经由所述开口执行，以形成一蚀刻基底以及一沟槽，该沟槽位在该蚀刻基底中，其中该蚀刻基底包括一突部；引入具有一第一导电类型的多个掺杂物在该蚀刻基底中，并位在该沟槽的任一侧上，以形成多个第一杂质区；形成一绝缘膜在该沟槽中；以及沉积一导电材料在该绝缘膜上。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。

再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。