具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

下面结合附图和实施例对本申请进行详细的说明。

请参阅图1，图1为本申请一实施例提供的集成芯片的三维结构简图；在本实施例中，提供一种集成芯片10。该集成芯片10包括可编程门阵列单元11和第一动态存储阵列单元12。其中，可编程门阵列单元11和第一动态存储阵列单元12可为半导体材料晶圆。

其中，可编程门阵列单元11集成有第一键合区域和与第一键合区域连接的若干可编程门阵列；第一动态存储阵列单元12集成有第二键合区域和与第二键合区域连接的若干第一动态存储阵列；可编程门阵列单元11和第一动态存储阵列单元12的至少部分采用三维异质异构集成的方式通过第一键合区域和第二键合区域层叠设置并键合集成在一起，以使可编程门阵列通过第一键合区域和第二键合区域连接第一动态存储阵列单元12，并实现三维异质集成结构，从而将可编程门阵列单元11和第一动态存储阵列单元12集成为单颗芯片，使得该集成芯片10不仅具有逻辑可编程的能力，且相比于2.5D封装技术，有效增加了互连数量；同时，没有硅中介层的存在，读写数据的功耗有效降低，进而可为逻辑部分提供高带宽、高能效比、低延时的大容量存储访问。

其中，参见图2和图3，其中，图2为本申请一实施例提供的集成芯片的平面示意图；图3为本申请一实施例提供的图2所对应的集成芯片的三维结构简图；可编程门阵列单元11或第一动态存储阵列单元12集成有测试模块(Design For Test，DFT)11a，测试模块11a连接可编程门阵列或第一动态存储阵列，用于对第一动态存储阵列单元12进行测试、修复。

在一具体实施例中，参见图2和图3，测试模块11a集成于可编程门阵列单元11；测试模块11a连接第一键合区域，进而连接至第一动态存储阵列，用于对第一动态存储阵列进行测试、修复。在该实施例中，可编程门阵列单元11还包括与第一键合区域连接的多路选择模块11b(multiplexer，MUX)、控制模块11c(Memory Controller，MC)、第一物理接口模块11d和测试接口模块11e。

其中，第一物理接口模块11d连接第一键合区域，测试模块11a连接第一物理接口模块11d，测试接口模块11e连接测试模块11a，且测试接口模块11e用于与测试总线连接。在具体实施例中，测试总线连接至测试接口模块11e，测试接口模块11e连接至测试模块11a，测试接口模块11e用于将测试总线接收的信号转化为内部测试命令，测试模块11a进一步连接至第一物理接口模块11d，测试模块11a用于生成内部测试激励，以对第一动态存储阵列进行测试、修复。测试模块11a和控制模块11c与多路选择模块11b连接，多路选择模块11b与第一物理接口模块11d连接，以选择性地将测试模块11a或控制模块11c与第一物理接口模块11d连通，进而与第一动态存储阵列单元12连通。在具体实施例中，第一动态存储阵列单元12也集成有物理接口，第一物理接口模块11d通过第一键合区域和第二键合区域与第一动态存储阵列单元12上的物理接口连接，以实现可编程门阵列单元11与第一动态存储阵列单元12之间的连接。

在该实施例中，该可编程门阵列单元11还可包括配置总线、随机存取存储器11f(Random Access Memory，RAM)、显示查找表11g(Look-Up-Table，LUT)；其中，配置总线与显示查找表11g(Look-Up-Table，LUT)连接，并通过LUT连接控制模块11c；RAM连接配置总线；在具体实施过程中，多路选择模块11b选通测试模块11a，并通过测试第一动态存储阵列单元12；然后根据测试结果修复第一动态存储阵列单元12；之后，通过EFUSE烧写，记录标记第一动态存储阵列单元12是否修复至完好的状态；在第一动态存储阵列单元12修复至完好之后，多路选择模块11b切换至控制模块11c通路，配置总线启动可编程门阵列单元11工作，可编程门阵列单元11可通过控制模块11c正常访问第一动态存储阵列单元12。

在另一具体实施例中，参见图4，图4为本申请另一实施例提供的集成芯片的平面示意图；测试模块11a集成于第一动态存储阵列单元12；其中，测试模块11a连接第二键合区域，进而连接至第一动态存储阵列，用于对第一动态存储阵列进行测试、修复。

在该实施例中，作为其中一种实施方式，该可编程门阵列单元11还包括：第一物理接口模块11d、测试接口模块11e以及测试总线。即，在该实施例中，测试接口模块11e依然集成于可编程门阵列单元11；在该实施方式中；第一物理接口模块11d连接第一键合区域，测试模块11a连接第二键合区域，测试接口模块11e连接第一物理接口模块11d，且用于连接测试总线，测试模块11a根据测试总线接收的测试信号对第一动态存储阵列进行测试、修复。

作为另一种实施方式，参见图5，图5为本申请又一实施例提供的集成芯片的平面示意图；第一动态存储阵列单元12包括：测试接口模块11e；测试模块11a连接第二键合区域以及测试接口模块11e，测试接口模块11e用于连接测试总线，测试模块11a根据测试总线接收的测试信号对第一动态存储阵列进行测试、修复。即，该实施方式中，测试模块11a和测试接口模块11e均集成于第一动态存储阵列单元12，以在第一动态存储阵列单元12的制备过程中完成对第一动态存储阵列单元12的测试、修复；在该实施例中，测试接口模块11e和测试模块11a不用经过可编程门阵列单元11引出到芯片外部。

可以理解的是，在图4和图5所对应的实施例中，可编程门阵列可不包括多路选择模块11b，以降低生产成本。

具体的，参见图6和图7，图6为本申请一实施例提供的第一动态存储阵列单元上的输入/输出电路的结构示意图；图7为本申请一实施例提供的集成芯片的物理结构示意图。上述可编程门阵列单元11可包括依次层叠设置的第一衬底111、第一有源层112、第一金属层113和第一介电层114；其中，第一有源层112层叠设置在第一衬底111的一侧表面；第一金属层113层叠设置在第一有源层112背离第一衬底111的一侧表面；第一介电层114设置在第一金属层113背离第一有源层112的一侧表面；且在具体实施例中，第一介电层114上开设有贯穿其第一表面和第二表面的第一通孔115，以通过第一通孔115将第一金属层113引出第一介电层114远离第一金属层113的一侧表面；在具体实施例中，第一金属层113的层数可为多层，多层第一金属层113可通过介电层层叠连接。在具体实施例中，可编程门阵列具体集成于可编程门阵列单元11的第一有源层112。

第一动态存储阵列单元12可包括依次层叠设置的第二衬底121、第二有源层122、第二金属层123和第二介电层124；其中，第二有源层122层叠设置在第二衬底121的一侧表面；第二金属层123层叠设置在第二有源层122背离第二衬底121的一侧表面；第二介电层124设置在第二金属层123背离第二有源层122的一侧表面；且在具体实施例中，第二介电层124上开设有贯穿其第二表面和第二表面的第二通孔125，以通过第二通孔125将第二金属层123引出第二介电层124远离第二金属层123的一侧表面；其中，第二金属层123的层数可为多层，多层第二金属层123可通过介电层层叠连接；在具体实施例中，可编程门阵列单元11的第一介电层114和第一动态存储阵列单元12的第二介电层124层叠连接，第一通孔115和第二通孔125对齐，以实现第一金属层113与第二金属层123的连接。在具体实施例中，第一动态存储阵列具体集成于可编程门阵列单元11的第二有源层122。

其中，上述第一衬底111和第二衬底121的材质相同，具体可以为半导体衬底，比如，硅衬底、锗衬底等；第一介电层114和第一介电层114的材质也可相同，具体可为氧化硅。上述第一金属层113和第二金属层123可为后段制程(BEOL)金属化层，例如，第一金属层113和第二金属层123的材料可以为铝铜合金、铝、锗、铜中的至少一种，优选地，可为铜。上述第一通孔115内设置有导电层，以连通第一金属层113和第二金属层123；该导电层具体可为铜。

在一实施例中，参见图6和图7；可编程门阵列单元11还包括保护模块(electrostatic discharge，ESD)133和接口模块134。

其中，保护模块133连接第一键合区域以及接口模块134。在具体实施例中，保护模块134具体可设置在可编程门阵列单元11上，且具体位于可编程门阵列单元11上的第一有源层112，相比于将保护模块133设置在第一动态存储阵列单元12上的方案，保护模块133距离接口模块134的距离较近，能够对可编程门阵列单元11进行有效保护，以避免外部信号损坏可编程门阵列单元11。接口模块134用于接收外部信号和/或输出第一动态存储阵列的信号。

在该实施例中，第一动态存储阵列单元12还包括设置在第二有源层122上的第一电平转换模块1331、第一驱动模块1332、第一缓冲器1321以及第二电平转换模块1322。其中，第一驱动模块1332的输入端连接第一电平转换模块1331，第一驱动模块1332的输出端连接第二键合区域，第一驱动模块1332和第一电平转换模块1331形成该第一动态存储阵列单元12的第一输出电路132，以将第一动态存储阵列的信号输出至可编程门阵列单元11的接口模块134。第一缓冲器1321的输入端连接第二键合区域，第一缓冲器1321的输出端连接第二电平转换模块1322，第一缓冲器1321和第二电平转换模块1322形成该第一动态存储阵列单元12的第一输入电路131，以将从可编程门阵列单元11的接口模块134输入的信号发送至第一动态存储阵列单元12。在具体实施例中，可编程门阵列和第一动态存储阵列具体通过各自的物理接口与接口模块134连通。

可以理解的是，在具体实施例中，参见图7，可编程门阵列单元11上也设置有输入/输出电路，以将从接口模块134接收的信号发送给可编程门阵列单元11，以及将可编程门阵列单元11的信号从接口模块134输出；该可编程门阵列单元11上的输入/输出电路与现有技术中的可编程门阵列单元11上的输入/输出电路的结构与功能相同或相似，且可实现相同或相似的技术效果，具体可参见现有技术，在此不再赘述。

参见图7和图8，其中，图8为本申请一实施例提供的集成芯片中相邻两个单元中的电路结构示意图；在本实施例中，该集成芯片10还包括双向接口电路14；双向接口电路14设置于可编程门阵列单元11和第一动态存储阵列单元12，用于可编程门阵列单元11向第一动态存储阵列单元12发送信号，以及用于第一动态存储阵列单元12向可编程门阵列单元11发送信号。

具体的，参见图8，双向接口电路14包括第一接口电路141和第二接口电路142；第一接口电路141用于可编程门阵列单元11向第一动态存储阵列单元12发送信号；第二接口电路142用于第一动态存储阵列单元12向可编程门阵列单元11发送信号。

在该实施例中，可编程门阵列单元11还包括设置于第一有源层112的第三电平转换模块1411、第四电平转换模块1412、第二驱动模块1413以及第二缓冲器1414。其中，第二驱动模块1413的输入端连接第三电平转换模块1411，第二驱动模块1413的输出端连接第一键合区域。第二缓冲器1414的输入端连接第一键合区域，第二缓冲器1414的输出端连接第四电平转换模块1412。第一动态存储阵列单元12还包括设置于第二有源层122的第三驱动模块1415和第三缓冲器1416。第三驱动模块1415的输出端连接第二键合区域，第三缓冲器1416的输入端连接第二键合区域。

在具体实施例中，第三电平转换模块1411和第二驱动模块1413通过第一键合区域和第二键合区域与第三缓冲器1416连接，以形成第一接口电路141。在具体实施例中，第二驱动模块1413具体通过第一通孔115和第二通孔125与第三缓冲器1416连接。第三驱动模块1415通过第一键合区域和第二键合区域与第二缓冲器1414连接，进而连接第四电平转换模块1412，以形成第二接口电路142。在具体实施例中，第三驱动模块1415具体通过第一通孔115和第二通孔125与第二缓冲器1414连接。

上述通过将第一接口电路141和第二接口电路142分别设置成仅包括一个电平转换模块，相比于第一接口电路141和第二接口电路142分别包括两个电平转换模块的方案，不仅能够减小体积，且可以使用内核电压进行信号传输，相比于使用外部接口电压进行信号传输，可以有效降低能耗。

在具体实施例中，参见图1、图2或图7，第一动态存储阵列单元12的层数至少为两层，至少两层第一动态存储阵列单元12层叠键合在可编程门阵列单元11的一侧表面，且相邻两个第一动态存储阵列单元12通过各自的第二键合区域层叠键合连接。其中，至少两层第一动态存储阵列单元12中，除与可编程门阵列单元11直接键合的一层第一动态存储阵列单元12外，其他第一动态存储阵列单元12上输入/输出电路的保护模块133和与之连接的接口模块134也设置在可编程门阵列单元11上；其他第一动态存储阵列单元12上的第一输入电路131和第一输出电路132通过与可编程门阵列单元11直接键合的一层第一动态存储阵列单元12连接至设置在可编程门阵列单元11上的保护模块133。

进一步地，其他第一动态存储阵列单元12与可编程门阵列单元11也形成有接口电路，以与可编程门阵列单元11之间进行信号的输入与输出；本实施例所涉及的输入/输出电路和接口电路的具体结构与功能可参见上述相关文字描述，且可实现相同或相似的技术效果，在此不再赘述。

以下以第一动态存储阵列单元12的层数为两层为例；并将除与可编程门阵列单元11直接键合的一层第一动态存储阵列单元12外的另一第一动态存储阵列单元12称之为第二动态存储阵列单元15。

其中，第二动态存储阵列单元15层叠设置在第一动态存储阵列单元12背离可编程门阵列单元11的一侧表面；第二动态存储阵列单元15的具体结构的功能可参见第一动态存储阵列单元12的结构与功能，且可实现相同或相似的技术效果，在此不再赘述。

第二动态存储阵列单元15包括第二输入电路(图未示)和第二输出电路(图未示)。其中，第二输入电路设置于第二动态存储阵列单元15，并与接口模块134连接，用于将从接口模块134输入的信号发送给第二动态存储阵列单元15；具体的，第二输入电路可通过第一动态存储阵列单元12连接至接口模块134；且第二输入电路的结构可与第一输入电路131相同，具体可参见上文相关文字描述。

第二输出电路设置于第二动态存储阵列单元15，并与接口模块134连接，用于将第二动态存储阵列单元15的信号从接口模块134输出。具体的，第二输出电路可通过第一动态存储阵列单元12连接至接口模块134；且第二输出电路的结构可与第一输出电路132相同，具体可参见上文相关文字描述。

进一步地，在该实施例中，第二动态存储阵列单元15还可包括第三接口电路和第四接口电路(图未示)；其中，第三接口电路设置于第二动态存储阵列单元15，并与集成芯片10的双向接口电路14连接，用于可编程门阵列单元11或第一动态存储阵列单元12向第二动态存储阵列单元15发送信号；第四接口电路设置于第二动态存储阵列单元15，并与集成芯片10的双向接口电路14连接，用于第二动态存储阵列单元15向可编程门阵列单元11或第一动态存储阵列单元12发送信号。

本实施例提供的集成芯片10，通过设置可编程门阵列单元11，使可编程门阵列单元11包括第一键合区域和与第一键合区域连接的可编程门阵列；同时，通过设置第一动态存储阵列单元12，使第一动态存储阵列单元12包括第二键合区域和与第二键合区域连接的第一动态存储阵列，并使可编程门阵列单元11和第一动态存储阵列单元12通过第一键合区域和第二键合区域层叠键合，以使可编程门阵列单元11的可编程门阵列能够通过第一键合区域和第二键合区域访问第一动态存储阵列单元12；同时实现三维异质集成结构，从而将可编程门阵列单元11和第一动态存储阵列单元12集成为单颗芯片，使得该集成芯片10不仅具有逻辑可编程的能力，且有效增加了互连数量；同时可为逻辑部分提供高带宽、高能效比、低延时的大容量存储访问。另外，通过在可编程门阵列单元11或第一动态存储阵列单元12上集成测试模块11a，使测试模块11a连接可编程门阵列或第一动态存储阵列，以通过测试模块11a对第一动态存储阵列进行测试、修复。

在具体实施例中，上述集成芯片10具体可通过以下关于集成芯片的制备方法所制得。

请参阅图9，图9为本申请一实施例提供的集成芯片的制备方法的流程图；在本实施例中，提供一种集成芯片的制备方法，该方法包括：

步骤S11：制备可编程门阵列单元和第一动态存储阵列单元。

其中，可编程门阵列单元11或第一动态存储阵列单元12上制备有测试单元11a；其中，可编程门阵列单元11的第一表面包括第一保护层118，第一动态存储阵列单元12的第一表面包括第二保护层129。

具体的，可编程门阵列单元11和第一动态存储阵列单元12的具体结构参见图7和图10，图10为本申请一实施例提供的可编程门阵列单元、第一动态存储阵列单元或第二动态存储阵列单元的产品结构示意图；可编程门阵列单元11包括依次层叠的第一衬底111、第一有源层112、第一金属层113。第一保护层118设置于第一金属层113背离第一有源层112的一侧表面。在具体实施例中，第一有源层112上可设置有保护模块133、第三电平转换模块1411、第二驱动模块1413、第二缓冲器1414以及第四电平转换模块1412等电子元器件，这些电子元器件与第一金属层113电连接。

第一动态存储阵列单元12包括依次层叠的第二衬底121、第二有源层122、第二金属层123。第二保护层129设置于第二金属层123背离第二有源层122的一侧表面。其中，第二有源层122上设置有第二输入缓冲器1416和第三驱动模块1415等电子元器件。

其中，第一保护层118和第二保护层129可为塑料薄膜或采用电镀或层压等方式设置在金属层上的惰性材料，比如氧化硅；可编程门阵列单元11和第一动态存储阵列单元12的其他具体结构描述可参见上文。

步骤S12：去除第一保护层和第二保护层。

具体的，在第一保护层118和第二保护层129为塑料薄膜时，可直接撕去保护层，本申请以此为例；在第一保护层118和第二保护层129为电镀或层压在金属层上的惰性材料时，可通过机械打磨、研磨或蚀刻等方式去除第一保护层118和第二保护层129。

步骤S13：在可编程门阵列单元的第一表面制备第一键合区域，在第一动态存储阵列单元的第一表面制备第二键合区域。

具体的，参见图11，图11为图9中步骤S13的子流程图。步骤S13具体包括：

步骤S131：在可编程门阵列单元的第一表面制备第一介电层，在第一动态存储阵列单元的第一表面制备第二介电层。

具体的，可通过层压的方式在第一金属层113背离第一有源层112的一侧表面形成第一介电层114，在第二金属层123背离第二有源层122的一侧表面形成第二介电层124。其中，第一介电层114和/或第二介电层124可为半固化片。

步骤S132：在第一介电层上制备第一通孔，以及在第二介电层上制备第二通孔。

具体的，可采用激光钻孔或机械钻孔的方式在第一介电层114开设第一通孔115，第一通孔115延伸至第一金属层113；之后，在第一通孔115内电镀金属层或对第一通孔115进行沉铜处理，以形成导电通孔，导电通孔与第一金属层113连通。同样，可采用激光钻孔或机械钻孔的方式在第二介电层124开设第二通孔125，第二通孔125延伸至第二金属层123；之后，在第二通孔125内电镀金属层或对第二通孔125进行沉铜处理，以形成导电通孔，该导电通孔与第二金属层123连通。其中，金属层可为铜层。具体的，经步骤S132处理之后的可编程门阵列单元11或第一动态存储阵列单元12的结构具体可参见图12；图12为本申请一实施例提供的在可编程门阵列单元、第一动态存储阵列单元或第二动态存储阵列单元上形成介质层和通孔的结构示意图。

步骤S14：将第一键合区域与第二键合区域键合，进而将可编程门阵列单元与第一动态存储阵列单元键合连接。

其中，经步骤S14处理之后的产品结构具体可参见图13，图13为本申请一实施例提供的经步骤S14处理之后的产品结构示意图。具体的，将第一介电层114和第二介电层124层叠连接，以实现可编程门阵列单元11和第一动态存储阵列单元12的三维异质集成。其中，在将第一键合区域与第二键合区域键合时，第一通孔115与第二通孔125对齐，以实现可编程门阵列单元11与第一动态存储阵列单元12的互连。其中，通过将可编程门阵列单元11和第一动态存储阵列单元12的至少部分层叠并键合，以使可编程门阵列单元11中的可编程门阵列连接第一动态存储阵列单元12，并实现三维异质集成结构，从而将可编程门阵列单元11和第一动态存储阵列单元12集成为单颗芯片，使得该集成芯片10不仅具有逻辑可编程的能力，且有效增加了互连数量；另外，通过将保护模块134设置在可编程门阵列单元11上，相比于将保护模块133设置在第一动态存储阵列单元12上的方案，保护模块133距离接口模块134的距离较近，能够对可编程门阵列单元11进行有效保护。

在一实施例中，参见图14，图14为本申请另一实施例提供的集成芯片的制备方法的流程图；提供另一种集成芯片的制备方法，与上述第一实施例提供的集成芯片的制备方法不同的是，该方法还包括：

步骤S15：制备第二动态存储阵列单元。

其中，第二动态存储阵列单元15的第一表面包括第三保护层156。具体的，参见图10，第二动态存储阵列单元15包括依次层叠的第三衬底151、第三有源层152以及第三金属层153。第三保护层156具体设置于第三金属层153背离第三有源层152的一侧表面。在具体实施例中，第二动态存储阵列单元15的具体结构与功能可与第一动态存储阵列单元12的具体结构与功能相同或相似，具体可参见上述关于第一动态存储阵列单元12的相关文字描述，在此不再赘述。

步骤S16：去除第三保护层。

步骤S16的具体实施过程可与步骤S12中去除第一保护层118或第二保护层129的具体实施过程相同或相似，且可实现相同或相似的技术效果，在此不再赘述。在该实施例中，步骤S15和步骤S16也可在步骤S13之前进行，且与步骤S11和步骤S12的先后顺序不做限定。

步骤S17：在第二动态存储阵列单元的第一表面制备第三键合区域，在第一动态存储阵列单元的第二表面制备第四键合区域。

具体的，参见图15，图15为图14中步骤S17的子流程图。步骤S16具体包括：

步骤S171：在第二动态存储阵列单元的第一表面制备第三介电层，在第一动态存储阵列单元的第二表面制备第四介电层。

其中，步骤S171的具体实施过程可参见上述步骤S131的具体实施过程，且可实现相同或相似的技术效果，在此不再赘述。

在具体实施过程中，在第二衬底121背离第二有源层122的一侧表面形成第四介电层126的步骤之前，还包括：对第二衬底121进行减薄处理；经该步骤处理之后的第一动态存储阵列单元12的具体结构可参见图16，图16为本申请一实施例对第一动态存储阵列单元进行减薄并形成第二导电通孔的结构示意图；然后在第二衬底121和第二有源层122上形成第二导电通孔128，第二导电通孔128与第二金属层123连接，并将第二金属层123引出第二衬底121；在具体实施例中，第四通孔127通过第二导电通孔128与第二金属层123电连接。

具体的，可采用湿法蚀刻、研磨、化学机械研磨等方法中的一种或几种方法的组合对第二衬底121进行减薄处理。第二衬底121减薄后的厚度可为0.5-300微米，比如，0.5微米、10微米、50微米、200微米等；当然，减薄后的第二衬底121的厚度也可小于0.5微米或者大于300微米，具体可根据生产的集成芯片10的性能要求以及产品类型进行选择。

第二导电通孔128中填充有金属，比如，铜；且第二导电通孔128贯穿第二衬底121及第二有源层122以与第二金属层123电连接，并将第二金属层123引出第二衬底121远离第二有源层122的一侧表面；具体的，第二导电通孔128的具体制作方法可参见现有技术中TSV工艺进行制作，且可实现相同或相似的技术效果，在此不再赘述。

步骤S172：在第三介电层上制备第三通孔，以及在第四介电层上制备第四通孔。

具体的，经步骤S172处理之后的产品结构具体可参见图12。其中，步骤S172的具体实施过程可参见上述步骤S132的具体实施过程，且可实现相同或相似的技术效果，在此不再赘述。其中，第三通孔155与第三金属层153电连接，第四通孔127与第二金属层123电连接。

步骤S18：将第三键合区域与第四键合区域键合，进而将第一动态存储阵列单元与第二动态存储阵列单元键合连接。

其中，经步骤S18处理之后的产品结构具体可参见图17，图17为本申请一实施例提供的经步骤S17处理之后的产品结构示意图；在具体实施例中，在将第三键合区域与第四键合区域键合时，第三通孔155与第四通孔127对齐。

具体的，将第三介电层154和第四介电层126层叠连接，以实现第一动态存储阵列单元12和第二动态存储阵列单元15的三维异质集成。具体的，在第一动态存储阵列单元12和第二动态存储阵列单元15键合之后，第三通孔155与第四通孔127对应连接，以实现第一动态存储阵列单元12和第二动态存储阵列单元15上的电子元器件的连接。

具体的，参见图18，图18为本申请又一实施例提供的集成芯片的制备方法的流程图；该集成芯片的制备方法还包括：

步骤S19：在第一衬底上形成与第一金属层连通的导电凸点，以将第一金属层引出第一衬底背离第一有源层的一侧表面。

具体的，经步骤S19处理之后的产品结构可参见图19，图19为本申请一实施例提供的经步骤S19处理之后的产品结构示意图。在具体实施过程中，步骤S19具体可包括：对第一衬底111进行减薄处理；然后形成贯穿第一衬底111和第一有源层112的第一导电通孔116，第一导电通孔116与第一金属层113连接，以将第一金属层113引出第一衬底111；之后在第一衬底111背离第一有源层112的一侧表面形成导电凸点117，导电凸点117与第一导电通孔116连接，进而通过该导电凸点117将第一金属层113引出至第一衬底111的表面。具体的，减薄处理及开设第一导电通孔116的具体过程可参见上述步骤S161中的相关描述，且可实现相同或相似的技术效果，在此不再赘述。

当然，可以理解的是，当该集成芯片10仅包括可编程门阵列单元11和第一动态存储阵列单元12时，步骤S19可在步骤S13之后进行；当该集成芯片10包括多个第二动态存储阵列单元15时，多个第二动态存储阵列单元15可采用第二动态存储阵列单元15与第一动态存储阵列单元12键合的方式依次键合在第二动态存储阵列单元15背离第一动态存储阵列单元12的一侧表面，步骤S19可在多个第二动态存储阵列单元15键合完成之后再执行。

本实施例提供的集成芯片的制备方法，通过分别制备可编程门阵列单元11和第一动态存储阵列单元12；然后去除可编程门阵列单元11的第一保护层118和第一动态存储阵列单元12的第二保护层129；之后，将可编程门阵列单元11和第一动态存储阵列单元12键合，以使可编程门阵列单元11的可编程门阵列能够通过第一键合区域和第二键合区域访问第一动态存储阵列单元12；同时实现三维异质集成结构，从而将可编程门阵列单元11和第一动态存储阵列单元12集成为单颗芯片，使得制备的集成芯片10不仅具有逻辑可编程的能力，且有效增加了互连数量；同时可为逻辑部分提供高带宽、高能效比、低延时的大容量存储访问。另外，通过在可编程门阵列单元11或第一动态存储阵列单元12上集成测试模块11a，使测试模块11a连接可编程门阵列或第一动态存储阵列，以通过测试模块11a对第一动态存储阵列进行测试、修复。

需要说明的是，本申请所所涉及的单元可以为晶粒或晶圆。且在具体实施例中，可编程门阵列单元可包括多个可编程门阵列，每个可编程门阵列可包括多个可编程子单元；动态存储阵列单元可包括多个动态存储阵列，每个动态存储阵列可包括多个动态存储子单元。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

以上仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。