阅读说明：本技术 碳化硅半导体装置 (Silicon carbide semiconductor device ) 是由 富永贵亮 福井裕 于 2018-02-19 设计创作，主要内容包括：漂移层(10)以及源极区域(8)具有第1导电类型。基极区域(7)具有第2导电类型。第1沟槽(12)贯通源极区域(8)以及基极区域(7)。栅极电极(1)隔着栅极绝缘膜(2)设置于第1沟槽(12)内。第1缓和区域(3)配置于第1沟槽(12)的下方,具有第2导电类型。源极焊盘电极(4)与第1缓和区域(3)电连接。栅极焊盘电极(14)配置于非元件区域(RN)。杂质区域(108)配置于非元件区域(RN),设置于漂移层(10)上,具有第1导电类型。第2沟槽(112)贯通杂质区域(108)。第2缓和区域(103)配置于第2沟槽(112)的下方,具有第2导电类型。(The drift layer (10) and the source region (8) have a 1 st conductivity type. The base region (7) has a 2 nd conductivity type. The 1 st trench (12) penetrates the source region (8) and the base region (7). A gate electrode (1) is provided in the 1 st trench (12) with a gate insulating film (2) therebetween. The 1 st alleviation region (3) is arranged below the 1 st trench (12) and has the 2 nd conductivity type. The source pad electrode (4) is electrically connected to the 1 st buffer region (3). The gate pad electrode (14) is disposed in the non-element Region (RN). The impurity region (108) is disposed in the non-element Region (RN), is provided on the drift layer (10), and has the 1 st conductivity type. The 2 nd trench (112) penetrates the impurity region (108). The 2 nd relaxation region (103) is disposed below the 2 nd trench (112), and has the 2 nd conductivity type.)

碳化硅半导体装置

技术领域

本发明涉及碳化硅半导体装置。

背景技术

作为在逆变器电路等中使用的开关元件，广泛使用纵型的电力用半导体装置，特别是，广泛使用具有金属-氧化物-半导体(Metal Oxide Semiconductor：MOS)构造的例子。典型地，使用绝缘栅极双极性晶体管(Insulated Gate Bipolar Transistor：IGBT)以及金属-氧化物-半导体场效应型晶体管(Metal Oxide Semiconductor Field EffectTransistor：MOSFET)。例如，在国际公开第2010/098294号(专利文献1)中公开MOSFET，在日本特开2004-273647号公报(专利文献2)中公开IGBT。特别是，前者公开作为半导体材料使用碳化硅(SiC)的纵型n沟道MOSFET。另外，以进一步降低使用碳化硅的纵型n沟道MOSFET的导通电压为目的，在国际公开第2012/077617号(专利文献3)中公开沟槽栅极型的MOSFET。

n沟道MOSFET具有n型漂移层和设置于其上的p型阱。在MOSFET从导通状态向截止状态开关时，MOSFET的漏极电压即漏极电极的电压从大致0V急剧上升到几百V。此时，经由在p型阱与n型漂移层之间存在的寄生电容，产生位移电流。在漏极电极侧产生的位移电流流向漏极电极，在源极电极侧产生的位移电流经由p型阱流向源极电极。

在此，在纵型n沟道MOSFET，典型地，除了构成作为MOSFET实际发挥功能的MOSFET单元的p型阱以外，在芯片的外周区域设置有其他p型阱。作为这些其他p型阱，例如有位于栅极焊盘的正下方的例子。这些外周区域的p型阱相比于MOSFET单元的p型阱，通常具有非常大的横剖面积(平面布局中的面积)。因此，在外周区域的p型阱中，上述位移电流在到达至源极电极以前需要流过长的路径。因此，该p型阱作为位移电流的电流路径，具有高的电阻。其结果，在该p型阱中，可能发生大到无法忽略的程度的电位下降。因此，在该p型阱中，在从与源极电极连接的部位在面内方向远离的部位，相对源极电位，产生比较大的电位差。因此，担心起因于该电位差而发生绝缘破坏。

最近，开始将使用具有相比于作为最一般的半导体材料的硅的带隙大约3倍的带隙的碳化硅的半导体装置用作逆变器电路的开关元件，特别是应用n沟道MOSFET。通过使用具有宽带隙的半导体，能够降低逆变器电路的损耗。为了进一步降低损耗，要求更高速地驱动开关元件。换言之，为了降低损耗，要求进一步增大作为漏极电压V相对时间t的变动的dV/dt。在该情况下，经由寄生电容流入到p型阱内的位移电流也变大。进而，相比于硅，难以对碳化硅通过掺杂质降低电阻，因此，在使用碳化硅的情况下，p型阱的寄生电阻易于变大。该大的寄生电阻易于导致p型阱中的大的电位下降。由于以上情况，在使用碳化硅的情况下，上述绝缘破坏的担心更大。

在上述国际公开第2010/098294号的技术中，在外周区域，在位于栅极焊盘的下方的p型阱的上表面上，全面或者部分性地设置低电阻的p型半导体层。由此，由位移电流在位于栅极焊盘的下方的p型阱内流过时的电位下降引起的该p型阱内的电压分布被抑制。因此，p型阱与栅极电极之间的电位差被抑制。因此，防止栅极绝缘膜的破坏。

另一方面，在国际公开第2011/007387号(专利文献4)的技术中，在外周区域，在位于栅极焊盘的下方的p型阱的上表面上，全面或者部分性地设置低电阻的n型半导体层。由此，能够比设置低电阻的p型半导体层的情况，进一步抑制由位移电流在位于栅极焊盘的下方的p型阱内流过时的电位下降引起的该p型阱内的电压分布。由此，p型阱与栅极电极之间的电位差被抑制。因此，防止栅极绝缘膜的破坏。

现有技术文献

专利文献

专利文献1：国际公开第2010/098294号

专利文献2：日本特开2004-273647号公报

专利文献3：国际公开第2012/077617号

专利文献4：国际公开第2011/007387号

发明内容

在平面型的MOSFET和沟槽型的MOSFET中，通常，外周区域(更一般而言非元件区域)的结构不同。上述国际公开第2010/098294号以及国际公开第2011/007387号的技术涉及平面型的MOSFET，未必适合于沟槽型。

本发明是为了解决如以上那样的课题而完成的，其目的在于提供通过抑制流过位移电流时的电位下降而能够防止开关时的元件破坏的沟槽型的碳化硅半导体装置。

本发明的碳化硅半导体装置在俯视时具有元件区域以及设置于元件区域的外侧的非元件区域。碳化硅半导体装置具有碳化硅半导体基板、漂移层、基极区域、源极区域、第1沟槽、栅极绝缘膜、栅极电极、第1缓和区域、源极焊盘电极、栅极焊盘电极、至少1个杂质区域、至少1个第2沟槽、以及至少1个第2缓和区域。碳化硅半导体基板跨越元件区域以及非元件区域。漂移层设置于碳化硅半导体基板上，包括碳化硅，具有第1导电类型。基极区域配置于元件区域，设置于漂移层上，具有与第1导电类型不同的第2导电类型。源极区域配置于元件区域，设置于基极区域上，具有第1导电类型。第1沟槽具有贯通源极区域以及基极区域的侧面和底面。栅极绝缘膜设置于第1沟槽的侧面上以及底面上。栅极电极隔着栅极绝缘膜设置于第1沟槽内。第1缓和区域配置于第1沟槽的下方，与漂移层相接，具有第2导电类型。源极焊盘电极与源极区域以及第1缓和区域电连接。栅极焊盘电极配置于非元件区域，与栅极电极电连接。杂质区域至少配置于非元件区域，设置于漂移层上，具有第1导电类型。第2沟槽具有贯通杂质区域的侧面和底面。第2缓和区域配置于第2沟槽的下方，与漂移层相接，具有第2导电类型。

根据本发明，在碳化硅半导体装置的高速开关时，在非元件区域，作为通过第2缓和区域的位移电流的路径的一部分，包括漂移层上的杂质区域。由此，对于该位移电流的实效的薄层电阻被降低。因此，起因于位移电流的电位下降的大小被抑制。因此，起因于该电位下降的、第2缓和区域的电位与栅极电位之间的电压的大小被抑制。因此，防止在第2缓和区域与具有栅极电位的区域之间的绝缘破坏。

本发明的目的、特征、方案以及优点通过以下的详细的说明和附图将变得更加明确。

附图说明

图1是概略地示出本发明的实施方式1中的碳化硅装置的结构的俯视图。

图2是沿着图1的线II-II的概略性的部分剖面图。

图3是沿着图1的线III-III的概略性的部分剖面图。

图4是沿着图1的线IV-IV的概略性的部分剖面图。

图5是概略地示出本发明的实施方式1的变形例中的碳化硅装置的结构的、沿着图6的线V-V的部分剖面图。

图6是将上表面侧的结构省略一部分而概略地示出本发明的实施方式1的变形例中的碳化硅装置的结构的部分剖面立体图。

图7是概略地示出本发明的实施方式2中的碳化硅装置的结构的俯视图。

图8是沿着图7的线VIII-VIII的概略性的部分剖面图。

图9是在与图7的线VIII-VIII同样的剖面中示出本发明的实施方式3中的碳化硅装置的结构的部分剖面图。

图10是在与图7的线VIII-VIII同样的剖面中示出本发明的实施方式4中的碳化硅装置的结构的部分剖面图。

图11是示出本发明的实施方式5中的碳化硅装置的非元件区域中的结构的部分剖面图。

图12是在与图7的线VIII-VIII同样的剖面中示出本发明的实施方式6中的碳化硅装置的结构的部分剖面图。

图13是在与图7的线VIII-VIII同样的剖面中示出本发明的实施方式7中的碳化硅装置的结构的部分剖面图。

图14是示出本发明的实施方式8中的碳化硅装置的非元件区域中的结构的部分剖面图。

图15是在与图7的线VIII-VIII同样的剖面中示出本发明的实施方式9中的碳化硅装置的结构的部分剖面图。

图16是示出本发明的实施方式10中的碳化硅装置的非元件区域中的碳化硅半导体层的结构的部分俯视图。

图17是沿着图16的线XVII-XVII的部分剖面图。

图18是沿着图16的线XVIII-XVIII的部分剖面图。

图19是以与图16同样的视野示出本发明的实施方式11中的碳化硅装置的非元件区域中的碳化硅半导体层的结构的部分俯视图。

图20是以与图16同样的视野示出本发明的实施方式12中的碳化硅装置的非元件区域中的碳化硅半导体层的结构的部分俯视图。

图21是示出本发明的实施方式13中的碳化硅装置的非元件区域中的结构的部分剖面图。

图22是在与图7的线VIII-VIII同样的剖面中示出本发明的实施方式14中的碳化硅装置的结构的部分剖面图。

(符号说明)

RC：接触区域；RE：元件区域；RN：非元件区域；1：栅极电极；2：栅极绝缘膜；3：第1缓和区域；4：源极焊盘电极；5：层间绝缘膜；6、106：高浓度区域；7：基极区域；8：源极区域；109：连接区域；10：漂移层；11：基板(碳化硅半导体基板)；12：第1沟槽；14：栅极焊盘电极；30：外延层；101：低电阻区域；102：绝缘体区域；103：第2缓和区域；104：漏极电极；107：杂质区域；112：第2沟槽；202：内表面绝缘膜；203：第3缓和区域；212：第3沟槽；701～714、701V：MOSFET(碳化硅半导体装置)。

具体实施方式

以下，根据附图，说明本发明的实施方式。此外，在以下的附图中，对同一或者相当的部分附加同一参照编号，不反复其说明。

<实施方式1>

(结构)

图1是概略地示出本实施方式1中的MOSFET701(碳化硅半导体装置)的结构的俯视图。MOSFET701在俯视时具有元件区域RE以及非元件区域RN。元件区域RE包括配置有通过栅极电极控制的沟道的区域，典型地，是配置有作为MOSFET实际发挥功能的MOSFET单元的区域。非元件区域RN设置于元件区域RE的外侧，包括配置有用于从外部向栅极电极供给期望的电压的栅极焊盘电极14的区域。对栅极焊盘电极14，通过超声波接合等，连接由铝等金属构成的线。非元件区域RN也可以包括MOSFET701的终端区域。

在图2以及图3的各个图中，沿着图1的线II-II以及线III-III概略性地示出元件区域RE中的不同的部分剖面。在图4中，沿着图1的线IV-IV概略性地示出非元件区域RN中的部分剖面。此外，在这些剖面图以及后述其他剖面图中，对具有p型(第2导电类型)的区域附加点花纹。

MOSFET701具有基板11(碳化硅半导体基板)、外延层30(碳化硅半导体层)、栅极绝缘膜2、栅极电极1、栅极焊盘电极14、源极焊盘电极4、漏极电极104、层间绝缘膜5以及绝缘体区域102。外延层30具有漂移层10、基极区域7、源极区域8、杂质区域108、高浓度区域6、第1缓和区域3、第2缓和区域103以及连接区域9。在外延层30设置有第1沟槽12(图2以及图3)和第2沟槽112(图4)。

基板11跨越元件区域RE以及非元件区域RN。基板11具有n型(第1导电类型)。外延层30通过基板11上的外延生长而设置，跨越元件区域RE以及非元件区域RN。

漂移层10跨越元件区域RE以及非元件区域RN地设置于基板11上。漂移层10包括碳化硅。漂移层10具有n型，具有1×10¹⁴cm^-3～1×10¹⁷cm^-3的施主浓度。优选漂移层10的施主浓度低于基板11的施主浓度。

基极区域7配置于元件区域RE，设置于漂移层10上。基极区域7具有p型(与第1导电类型不同的第2导电类型)，优选具有1×10¹⁴cm^-3～1×10¹⁸cm^-3的受主浓度。此外，基极区域7的受主浓度以及厚度也可以不均匀。源极区域8配置于元件区域RE，设置于基极区域7上。源极区域8具有n型，具有比漂移层10的施主浓度高的施主浓度，具体而言具有1×10¹⁸cm^-3～1×10²⁰cm^-3的施主浓度。高浓度区域6配置于元件区域RE，贯通源极区域8而到达基极区域7。高浓度区域6具有p型，具有比基极区域7的受主浓度高的受主浓度，具体而言具有1×10¹⁹cm^-3～1×10²¹cm^-3的受主浓度。

在本实施方式中，如图2所示，多个第1沟槽12隔开间隔配置于元件区域RE。此外，如图2所示的、在某个剖面中出现的多个第1沟槽12也可以在平面布局中相互连接。第1沟槽12具有侧面以及底面。第1沟槽12的侧面贯通源极区域8以及基极区域7。第1沟槽12的侧面在图2的剖面中到达漂移层10。由此，在图2的剖面中，构成MOSFET的沟道。第1缓和区域3配置于第1沟槽12的下方，与漂移层10相接。典型地，第1缓和区域3与第1沟槽12的底面相接。第1缓和区域3具有p型，优选具有1×10¹⁴cm^-3～1×10¹⁸cm^-3的受主浓度。此外，第1缓和区域3的受主浓度以及厚度也可以不均匀。栅极绝缘膜2设置于第1沟槽12的侧面上以及底面上。栅极电极1的至少一部分隔着栅极绝缘膜2设置于第1沟槽12内。

源极焊盘电极4通过欧姆接合或者肖特基接合与源极区域8以及高浓度区域6电连接。为了得到该电连接，源极焊盘电极4与源极区域8以及高浓度区域6接触。此外，源极焊盘电极4中的、与源极区域8以及高浓度区域6接触的部分也可以硅化物化。换言之，源极电极4也可以包括与源极区域8以及高浓度区域6接触的硅化物层。源极焊盘电极4通过层间绝缘膜5从栅极电极1隔开。

源极焊盘电极4与第1缓和区域3电连接。在本实施方式中，源极焊盘电极4仅经由具有p型的半导体区域与具有p型的第1缓和区域3连接。具体而言，如图3所示，源极焊盘电极4经由高浓度区域6、基极区域7以及连接区域9与第1缓和区域3连接。为了得到这样的电连接，连接区域9在基极区域7与第1沟槽12的底面之间与第1沟槽12的侧面邻接。连接区域9如上所述具有p型，优选具有1×10¹⁴cm^-3～1×10¹⁸cm^-3的受主浓度。此外，连接区域9的受主浓度以及厚度也可以不均匀。也可以设置在平面布局中相互隔开的多个连接区域9。另外，连接区域9在图3中设置于第1沟槽12的两侧，但也可以仅设置于单侧。另外，也可以设置于第1沟槽12的一侧的连接区域9的配置和设置于第1沟槽12的另一侧的连接区域9的配置在第1沟槽12的长度方向上不同。

栅极焊盘电极14配置于非元件区域RN，通过欧姆接合或者肖特基接合与栅极电极1电连接。为了得到该电连接，例如，栅极电极1包括从元件区域RE延伸至非元件区域RN的部分，该延伸的部分在非元件区域RN与栅极焊盘电极14接触。由此，在栅极焊盘电极14与栅极电极1之间设置欧姆连接或者肖特基连接。

杂质区域108至少配置于非元件区域RN，设置于漂移层10上。杂质区域108具有n型，具有比漂移层10的施主浓度高的施主浓度。具体而言，杂质区域108的施主浓度是1×10¹⁸cm^-3～1×10²⁰cm^-3，既可以与源极区域8的施主浓度相同也可以不同。杂质区域108通过层间绝缘膜5从栅极焊盘电极14隔开。此外，在本实施方式中，杂质区域108优选与源极焊盘电极4电连接，但也可以绝缘。另外，杂质区域108优选与第1缓和区域3电连接，但也可以绝缘。此外，在杂质区域108与源极焊盘电极4绝缘的情况下，从第2缓和区域103经由漂移层10流到杂质区域108的位移电流既可以经由某些电容流到上述任意电极，或者也可以经由pn结电容再次流到第2缓和区域103。

第2沟槽112(图4)配置于非元件区域RN。第2沟槽112具有侧面以及底面。第2沟槽112的侧面贯通杂质区域108而到达漂移层10。第2沟槽112可以具有与第1沟槽12的深度相同的深度。在本实施方式中，如图4所示，隔开间隔而配置有多个第2沟槽112。此外，如图4所示的、在某个剖面中出现的多个第2沟槽112也可以在平面布局中相互连接。

第2缓和区域103配置于第2沟槽112的下方，与漂移层10相接。典型地，第2缓和区域103与第2沟槽112的底面相接。第2缓和区域103具有p型，优选具有1×10¹⁴cm^-3～1×10¹⁸cm^-3的受主浓度。此外，第2缓和区域103的受主浓度以及厚度也可以不均匀。第2缓和区域103可以具有与第1缓和区域3的受主浓度相同的受主浓度。此外，在本实施方式中，第2缓和区域103优选与源极焊盘电极4电连接，但也可以绝缘。另外，第2缓和区域103优选与第1缓和区域3电连接，但也可以绝缘。另外，第2缓和区域103也可以与第1缓和区域3直接连接。

绝缘体区域102设置于第2沟槽112内，填充第2沟槽112。在本实施方式中，第2沟槽112内仅被绝缘体填充。绝缘体区域102的材料可以不均匀。例如，绝缘体区域102中的、面对第2沟槽112的侧面以及底面的部分由与栅极绝缘膜12(图2)的材料相同的材料构成，经由该部分填充到第2沟槽112内的部分由与层间绝缘膜5的材料相同的材料构成。

漏极电极104设置于基板11的与设置有漂移层10的面相反的面(图2～图4中的下表面)上。由此，漏极电极104经由具有n型的基板11与具有n型的漂移层10电连接。具体而言，在漏极电极104与漂移层10之间，设置有至少1个(在本实施方式中2个)形成欧姆接合的界面或者形成肖特基接合的界面。此外，漏极电极104可以在与漂移层10的接合部包含硅化物。

此外，在本实施方式中，第1导电类型是n型且第2导电类型是p型，但作为变形例，也可以使这些导电类型相反。在该情况下，关于杂质浓度的上述说明中的“施主浓度”以及“受主浓度”的词语相互替换。另外，图1所示的平面布局是例示，平面布局中的非元件区域RN的配置任意。

(效果)

根据本实施方式，在MOSFET701的高速开关时，在非元件区域RN(图4)中，作为通过第2缓和区域103的位移电流的路径，包括漂移层10上的杂质区域108。由此，对于该位移电流的实效的薄层电阻被降低。因此，起因于位移电流的电位下降的大小被抑制。因此，起因于该电位下降的、第2缓和区域103的电位与栅极电位之间的电压的大小被抑制。因此，防止第2缓和区域103与具有栅极电位的区域具体而言栅极焊盘电极14之间的绝缘破坏。

具体而言，在截止开关时，从第2缓和区域103向杂质区域108的方向，主要通过第2缓和区域103和漂移层10的pn结中的正向电流，流过位移电流。在导通开关时，从杂质区域108向第2缓和区域103的方向，主要经由第2缓和区域103与漂移层10之间的pn结电容，流过位移电流。关于这些位移电流，通过杂质区域108具有高的杂质浓度而具有低的薄层电阻，从而能够在杂质区域108中以低的电位下降流过。

(变形例)

图5是概略地示出本实施方式1的变形例中的MOSFET701V(碳化硅装置)的结构的、沿着图6的线V-V的部分剖面图。图6是将上表面侧的结构省略一部分而概略地示出MOSFET701V的结构的部分剖面立体图。

为了得到源极焊盘电极4与第1缓和区域3之间的电连接，在MOSFET701(图3)中，源极焊盘电极4与第1缓和区域3之间通过连接区域9等p型的半导体区域相互连接，但在本变形例(图5)中，源极焊盘电极4与第1缓和区域3接触。通过该接触，在源极焊盘电极4与第1缓和区域3之间设置有欧姆接合或者肖特基接合。通过在源极焊盘电极4设置以到达第1缓和区域3的方式在层间绝缘膜5中延伸的接触部15，得到该接触。接触部15可以配置于在外延层30设置的沟槽中。该沟槽可以配置于元件区域RE，可以如图所示与第1沟槽12一体化。

此外，在图5所示的剖面中，出现相互分离的多个第1缓和区域3，但它们在平面布局中相互连接。

<实施方式2>

图7是概略地示出本实施方式2中的MOSFET702(碳化硅半导体装置)的结构的俯视图。MOSFET702在俯视时在元件区域RE与非元件区域RN之间具有接触区域RC。

图8是沿着图7的线VIII-VIII的概略性的部分剖面图。在本实施方式中，在接触区域RC的至少一部分，在外延层30设置有第3沟槽212。第3沟槽212具有侧面以及底面。第3沟槽212可以具有与第1沟槽12的深度相同的深度。

MOSFET702具有配置于接触区域RC的第3缓和区域203。具体而言，第3缓和区域203配置于第3沟槽212的下方，与漂移层10相接。典型地，第3缓和区域203与第3沟槽212的底面相接。第3缓和区域203具有p型。第3缓和区域203可以具有与第1缓和区域3的受主浓度相同的受主浓度。第3缓和区域203与第2缓和区域103电连接。具体而言，第3缓和区域203在图8的剖面中从第2缓和区域103分离地出现，但在平面布局中与第2缓和区域103连接。此外，第3缓和区域203优选在平面布局中与第1缓和区域3连接，但也可以不连接。

第3缓和区域203与源极焊盘电极4电连接。为了得到该电连接，典型地，在第3沟槽212，源极焊盘电极4包括在层间绝缘膜5中延伸至第3缓和区域203的接触部215。通过接触部215与第3缓和区域203接触，源极焊盘电极4和第3缓和区域203被欧姆接合或者肖特基接合。此外，源极焊盘电极4可以在与第3缓和区域203的接合部包含硅化物。

通过上述结构，第2缓和区域103与源极焊盘电极4电连接。具体而言，具有p型的第2缓和区域103仅经由具有p型的第3缓和区域203与源极焊盘电极4连接。

此外，也可以在第3沟槽212内以相互相接的方式配置栅极电极1的一部分和栅极焊盘电极14的一部分。由此，得到栅极电极1与栅极焊盘电极14之间的电连接。

上述以外的结构与上述实施方式1的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。

根据本实施方式，第2缓和区域103经由第3缓和区域203与源极焊盘电极4连接。由此，能够使在高速开关时在第2缓和区域103中流过的位移电流向源极焊盘电极4或者从源极焊盘电极4充分流过。因此，起因于位移电流的电位下降的大小被进一步抑制。因此，起因于该电位下降的、第2缓和区域103的电位与栅极电位之间的电压的大小被进一步抑制。因此，更可靠地防止第2缓和区域103与具有栅极电位的区域具体而言栅极焊盘电极14之间的绝缘破坏。

此外，图7所示的平面布局是例示，平面布局中的非元件区域RN的配置任意。另外，用于得到源极焊盘电极4与第2缓和区域103之间的电连接的结构不限定于图8所示的例子，例如它们也可以相互接触。

<实施方式3>

图9是在与图7的线VIII-VIII同样的剖面中示出本实施方式3中的MOSFET703(碳化硅半导体装置)的结构的部分剖面图。MOSFET703在俯视时(参照图7)在元件区域RE与非元件区域RN之间，具有配置有杂质区域108(图9)的一部分的接触区域RC。在接触区域RC，杂质区域108和源极焊盘电极4被电连接。为了得到该电连接，典型地，源极焊盘电极4在接触区域RC包括在层间绝缘膜5中向杂质区域108延伸的接触部115。通过接触部115与杂质区域108接触，在源极焊盘电极4与杂质区域108之间设置有欧姆接合或者肖特基接合。由此，在接触区域RC，杂质区域108和源极焊盘电极4被电连接。此外，在本实施方式中，未设置接触部215(图8：实施方式2)。

上述以外的结构与上述实施方式1或者2的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。

根据本实施方式，杂质区域108与源极焊盘电极4电连接。由此，能够使在高速开关时在杂质区域108中流过的位移电流，向源极焊盘电极4或者从源极焊盘电极4充分流过。因此，起因于位移电流的电位下降的大小被进一步抑制。因此，起因于该电位下降的、第2缓和区域103的电位与栅极电位之间的电压的大小被进一步抑制。因此，更可靠地防止第2缓和区域103与具有栅极电位的区域具体而言栅极焊盘电极14之间的绝缘破坏。

<实施方式4>

图10是在与图7的线VIII-VIII同样的剖面中示出本实施方式4中的MOSFET704(碳化硅半导体装置)的结构的部分剖面图。在MOSFET704设置有在实施方式2中说明的接触部215和在实施方式3中说明的接触部115这两方。由此，得到实施方式2以及3这两方的效果。

<实施方式5>

图11是示出本实施方式5中的MOSFET705(碳化硅半导体装置)的非元件区域RN中的结构的部分剖面图。MOSFET705代替绝缘体区域102(图4：实施方式1)而具有内表面绝缘膜202以及低电阻区域101。

内表面绝缘膜202设置于第2沟槽112的侧面上以及底面上。内表面绝缘膜202的材料也可以与栅极绝缘膜2(图2：实施方式1)相同。

低电阻区域101隔着内表面绝缘膜202设置于第2沟槽112内。低电阻区域101通过层间绝缘膜5与栅极焊盘电极14电绝缘。低电阻区域101由金属或者掺杂质的半导体构成。由此，低电阻区域101具有低的电阻率。低电阻区域101的材料也可以与栅极电极1(图2：实施方式1)相同。

此外，上述以外的结构与上述实施方式1～4的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。通过本实施方式，也得到与上述实施方式1～4大致同样的效果。

<实施方式6>

图12是在与图7的线VIII-VIII同样的剖面中示出本实施方式6中的MOSFET706(碳化硅装置)的结构的部分剖面图。MOSFET706具有与实施方式2(图8)同样的接触部215，并且具有与实施方式5(图11)同样的内表面绝缘膜202以及低电阻区域101。

上述以外的结构与上述实施方式1的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。根据本实施方式，得到与上述实施方式2以及5大致同样的效果。

<实施方式7>

图13是在与图7的线VIII-VIII同样的剖面中示出本实施方式7中的MOSFET707(碳化硅装置)的结构的部分剖面图。MOSFET707具有与实施方式3(图9)同样的接触部115，并且具有与实施方式5(图11)同样的内表面绝缘膜202以及低电阻区域101。

上述以外的结构与上述实施方式1的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。根据本实施方式，得到与上述实施方式3以及5大致同样的效果。

<实施方式8>

图14是示出本实施方式8中的MOSFET708(碳化硅半导体装置)的非元件区域RN中的结构的部分剖面图。MOSFET708具有连接区域109。连接区域109与第2沟槽112的侧面邻接，与第2缓和区域103和杂质区域108连接。连接区域109具有p型，优选具有1×10¹⁴cm^-3～1×10¹⁸cm^-3的受主浓度。此外，在MOSFET708中，如图11所示，可以存在未设置连接区域109的剖面。另外，连接区域109在图14中设置于第2沟槽112的两侧，但也可以仅设置于单侧。另外，也可以是设置于第2沟槽112的一侧的连接区域109的配置和设置于第2沟槽112的另一侧的连接区域109的配置在第2沟槽112的长度方向上不同。连接区域109的受主浓度以及厚度也可以不均匀。

此外，上述以外的结构与上述实施方式1～4的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。另外，作为变形例，也可以将连接区域109(图14)应用于具有内表面绝缘膜202以及低电阻区域101的实施方式5～7(图11～图13)。

根据本实施方式，在第2缓和区域103与杂质区域108之间，设置连接区域109。由此，能够使MOSFET708的高速开关时的位移电流在第2缓和区域103与杂质区域108之间有效地流过。在截止开关时，从第2缓和区域103向杂质区域108，经由连接区域109，主要通过连接区域109和杂质区域108的pn结中的正向电流，流过位移电流。在导通开关时，从杂质区域108向第2缓和区域103，经由连接区域109，主要经由连接区域109与杂质区域108之间的pn结电容流过位移电流。由于设置有连接区域109，所以这些位移电流能够以低的电位下降流过。

<实施方式9>

图15是在与图7的线VIII-VIII同样的剖面中示出本实施方式9中的MOSFET709(碳化硅装置)的结构的部分剖面图。MOSFET709具有与实施方式4(图10)同样的接触部115以及接触部215，并且具有与实施方式5(图11)同样的内表面绝缘膜202以及低电阻区域101。

上述以外的结构与上述实施方式1的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。根据本实施方式，得到与上述实施方式4以及5大致同样的效果。

<实施方式10>

图16是示出本实施方式10中的MOSFET710(碳化硅装置)的非元件区域RN中的外延层30的结构的部分俯视图。图17以及图18的各个图是沿着图16的线XVII-XVII以及线XVIII-XVIII的部分剖面图。

在本实施方式中，隔开间隔而配置有多个第2沟槽112。具体而言，在图中，它们分别在纵向延伸，它们在横向相互分离。在本实施方式中，这些多个部分如图18所示与第3沟槽212连接。与此相伴，第2缓和区域103与第3缓和区域203连接。

在非元件区域RN，各杂质区域108(图16)配置于第2沟槽112之间。多个杂质区域108相互分离。它们分别例如通过接触部115(图17)与源极焊盘电极4电连接。接触部115既可以以跨越它们的方式沿着图16的横向连续地延伸，或者也可以具有***的多个部分。

第2缓和区域103各自配置于第2沟槽112的下方、具体而言其底面上。由此，多个第2缓和区域103如图16所示相互分离。在图16中，它们分别在纵向延伸，它们在横向在杂质区域108的正下方通过漂移层10(在图16中未图示)相互分离。第2缓和区域103各自经由第3缓和区域203，例如通过接触部215(图18)与源极焊盘电极4电连接。接触部215既可以沿着图16的横向连续地延伸，或者也可以具有***的多个部分。

此外，上述以外的结构与上述实施方式1～4的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。另外，作为变形例，本实施方式所示的结构也可以应用于代替绝缘体区域102而具有内表面绝缘膜202以及低电阻区域101的实施方式5～7(图11～图13)。

根据本实施方式，如图16所示，作为非元件区域RN的平面布局，能够使用简单的平面布局。具体而言，能够使用在一个方向(图16中的横向)排列的线和空间的平面布局。由此，能够提高MOSFET的可靠性。

<实施方式11>

图19是以与图16同样的视野示出本实施方式11中的MOSFET711(碳化硅装置)的非元件区域RN中的外延层30的结构的部分俯视图。在MOSFET711中，杂质区域108包括多个延伸杂质区域108X和至少1个连接杂质区域108Y。多个延伸杂质区域108X相互分离，其各自在一个方向(在图中纵向)延伸。连接杂质区域108Y将多个延伸杂质区域108X中的相邻的延伸杂质区域相互连接。此外，连接杂质区域108Y设置于延伸杂质区域108X中的相互相邻的对的至少一部分即可。

上述以外的结构与上述实施方式10或者其变形例的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。

根据本实施方式，在与第2缓和区域103一起构成位移电流的路径的杂质区域108设置有连接杂质区域108Y。由此，在高速开关时在第2缓和区域103流过的位移电流在非元件区域RN内的分布的不均匀性被抑制。因此，沿着第2缓和区域103的电位下降的大小的分布的不均匀性被抑制。因此，起因于该电位下降的第2缓和区域103与栅极焊盘电极14之间的电压局部地增大的情况被抑制。因此，更可靠地防止第2缓和区域103与栅极焊盘电极14之间的绝缘破坏。

<实施方式12>

图20是以与图16同样的视野示出本实施方式12中的MOSFET712(碳化硅装置)的非元件区域RN中的外延层30的结构的部分俯视图。在MOSFET712中，第2缓和区域103包括多个延伸缓和区域103X和至少1个连接缓和区域103Y。多个延伸缓和区域103X相互分离，其各自在一个方向(在图中纵向)延伸。连接缓和区域103Y将多个延伸缓和区域103X中的相邻的延伸缓和区域相互连接。此外，连接缓和区域103Y设置于延伸缓和区域103X中的相互相邻的对的至少一部分即可。

上述以外的结构与上述实施方式10或者其变形例的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。

根据本实施方式，在第2缓和区域103设置有连接缓和区域103Y。由此，在高速开关时在第2缓和区域103流过的位移电流在非元件区域RN内的分布的不均匀性被抑制。因此，沿着第2缓和区域103的电位下降的大小的分布的不均匀性被抑制。因此，起因于该电位下降的第2缓和区域103与栅极焊盘电极14之间的电压局部地增大的情况被抑制。因此，更可靠地防止第2缓和区域103与栅极焊盘电极14之间的绝缘破坏。

<实施方式13>

图21是示出本实施方式13中的MOSFET713(碳化硅装置)的非元件区域RN中的结构的部分剖面图。MOSFET713具有对实施方式8(图14)的结构附加具有p型的杂质区域107的结构。杂质区域107在杂质区域108的正下方配置于漂移层10上。换言之，在本实施方式中，杂质区域108隔着杂质区域107配置于漂移层10上。连接区域109连接第2缓和区域103与杂质区域107之间。杂质区域107优选具有1×10¹⁴cm^-3～1×10¹⁸cm^-3的受主浓度。此外，杂质区域107的受主浓度以及厚度也可以不均匀。

上述以外的结构与上述实施方式1～4或者10～12的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。另外，作为变形例，杂质区域107也可以应用于代替绝缘体区域102而具有内表面绝缘膜202以及低电阻区域101的实施方式5～7(图11～图13)。

根据本实施方式，通过设置杂质区域107，能够使MOSFET713的高速开关时的位移电流在第2缓和区域103与杂质区域108之间有效地流过。在截止开关时，从第2缓和区域103向杂质区域108，经由连接区域109以及杂质区域107，主要通过杂质区域107和杂质区域108的pn结中的正向电流，流过位移电流。在导通开关时，从杂质区域108向第2缓和区域103，经由杂质区域107以及连接区域109，主要经由杂质区域107与杂质区域108之间的pn结电容，流过位移电流。由于设置有杂质区域107，所以这些位移电流能够以低的电位下降流过。

<实施方式14>

(结构)

图22是在与图7的线VIII-VIII同样的剖面中示出本实施方式14中的MOSFET714(碳化硅装置)的结构的部分剖面图。

在MOSFET714中，杂质区域108具有配置于非元件区域RN的部分区域108N和配置于接触区域RC的部分区域108C。部分区域108N以及部分区域108C在图22的剖面中分离地出现，但在平面布局中相互连接。杂质区域107具有配置于非元件区域RN的部分区域107N和配置于接触区域RC的部分区域107C。部分区域107N以及部分区域107C在图22的剖面中分离地出现，但在平面布局中相互连接。

在接触区域RC，外延层30具有高浓度区域106。高浓度区域106贯通部分区域108C而到达部分区域107C。高浓度区域106具有p型，具有比杂质区域107的受主浓度高的受主浓度，具体而言具有1×10¹⁹cm^-3～1×10²¹cm^-3的受主浓度。高浓度区域106的受主浓度也可以与高浓度区域6的受主浓度相同。

部分区域108C与源极焊盘电极4电连接。为了得到该电连接，典型地，在接触区域RC，源极焊盘电极4包括在层间绝缘膜5中延伸至部分区域108C的接触部315。通过接触部315与部分区域108C接触，在源极焊盘电极4与部分区域108C之间设置有欧姆接合或者肖特基接合。通过该构造，源极焊盘电极4经由部分区域108C向部分区域108N连接。由此，杂质区域108的整体与源极焊盘电极4电连接。

高浓度区域106与源极焊盘电极4电连接。为了得到该电连接，典型地，在接触区域RC，源极焊盘电极4包括在层间绝缘膜5中延伸至高浓度区域106的接触部315。通过接触部315与高浓度区域106接触，在源极焊盘电极4与高浓度区域106之间设置有欧姆接合或者肖特基接合。通过该构造，源极焊盘电极4经由共同地具有p型的高浓度区域106、部分区域107C以及连接区域109向具有p型的第2缓和区域103连接。由此，第2缓和区域103与源极焊盘电极4电连接。

此外，上述以外的结构与上述实施方式13或者其变形例的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。

(效果)

根据本实施方式，源极焊盘电极4与杂质区域108以及第2缓和区域103电连接。由此，能够使在高速开关时在第2缓和区域103中流过的位移电流向源极焊盘电极4或者从源极焊盘电极4充分流过。因此，起因于位移电流的电位下降的大小被进一步抑制。因此，起因于该电位下降的、第2缓和区域103的电位与栅极电位之间的电压的大小被进一步抑制。因此，更可靠地防止第2缓和区域103与具有栅极电位的区域具体而言栅极焊盘电极14之间的绝缘破坏。

具体而言，杂质区域108与源极焊盘电极4电连接，所以能够使在高速开关时在杂质区域108产生的位移电流向源极焊盘电极4或者从源极焊盘电极4容易地流过。另外，第2缓和区域103与源极焊盘电极4电连接，所以能够使在高速开关时在第2缓和区域103产生的位移电流向源极焊盘电极4或者从源极焊盘电极4容易地流过。

此外，本发明能够在该发明的范围内，自由地组合各实施方式或者将各实施方式适当地变形、省略。虽然详细说明了本发明，但上述说明在所有方面为例示，本发明不限于此。应理解为未例示的无数的变形例不脱离本发明的范围而能够想到。