阅读说明：本技术 测试设备 (Test equipment ) 是由 金珍宇 李昌挥 承万镐 于 2019-10-22 设计创作，主要内容包括：公开了一种测试设备。该测试设备包括：输入/输出(I/O)电路,其被配置为允许在输入/输出(I/O)焊盘与内部电路之间流动的静电被放电至电源线、地线或基板线；电容器电路,其被配置为执行从封装设计中提取的寄生电容的建模；以及放电电路,其被配置为允许在电容器电路中储存的电容被放电至基板线。(A test apparatus is disclosed. The test apparatus includes: an input/output (I/O) circuit configured to allow static electricity flowing between an input/output (I/O) pad and an internal circuit to be discharged to a power supply line, a ground line, or a substrate line; a capacitor circuit configured to perform modeling of parasitic capacitance extracted from a package design; and a discharge circuit configured to allow the capacitance stored in the capacitor circuit to be discharged to the substrate line.)

测试设备

相关申请的交叉引用

本申请要求2019年2月25日提交的申请号为10-2019-0022007的韩国专利申请的优先权，其公开内容通过引用整体合并于此。

技术领域

本公开的实施例大体上可以涉及一种测试设备，并且更具体地涉及一种用于测试半导体器件的技术。

背景技术

通常，静电放电(ESD)可以表示特定状态，该状态是指当至少两个电绝缘的物体彼此接触时，由这两个物体之间的大的电压差所引起的电流瞬间在这两个物体中流动。因此，当由静电引起的电流在半导体集成电路(IC)的内部电路中流动时，很可能在内部电路中造成严重损坏(例如，绝缘膜的破坏、电阻结的破坏等)。因此，需要一种静电放电(ESD)路径，其中由静电引起的电流可以在半导体IC的内部电路中流动而不破坏半导体IC的内部电路。

发明内容

根据本公开的实施例，一种测试设备可以包括：输入/输出(I/O)电路，其被配置为允许在输入/输出(I/O)焊盘与内部电路之间流动的静电被放电到电源线、地线或基板线；电容器电路，其被配置为执行从封装设计中提取的寄生电容的建模；以及放电电路，其被配置为允许在电容器电路中储存的电容被放电到基板线。

根据本公开的实施例，一种测试设备可以包括：参数提取器，其被配置为通过从封装设计的基板和封装设计的每个元件中提取至少一个寄生参数来设计等效电路；以及建模电路，其被配置为通过对寄生参数进行建模以与所述等效电路匹配来产生带电器件模型(CDM)的仿真信号。

附图说明

图1是示出根据本公开的实施例的测试设备的框图。

图2是示出图1所示的建模电路的详细电路图。

图3是示出图1所示的参数提取器的结构图。

图4是示出图3所示的封装设计的等效电路的电路图。

具体实施方式

应当理解，本公开的前面的概述和以下的详细描述都是示例和说明，并且旨在提供对所要求保护的本公开的进一步解释。

现在将详细参考本公开的实施例，其示例在附图中示出。在所有附图中，尽可能使用相同的附图标记指代相同或相似的部分。在本公开的整个说明书中，如果假设某部件连接(或耦接)到另一部件，则术语“连接”或“耦接”表示该某部件直接连接(或耦接)到另一部件和/或通过第三方媒介电连接(或耦接)到另一部件。如本文针对一些实施例所使用的，词语“耦接”是指两个组件彼此直接连接。例如，与第二组件耦接的第一组件意指第一组件接触第二组件。对于其他实施例，耦接的组件具有一个或更多个中间组件。例如，即使第一组件不与第二组件直接接触，当第一组件和第二组件都与共同的第三组件接触时，第一组件也是被耦接至第二组件。在本公开的整个说明书中，如果假定某个部件包括某个组件，则术语“包括”或“包含”是指相应的组件还可以包括其他组件，除非写了与之相反的特定含义。如说明书和所附权利要求书中所使用的，除非上下文另外明确指出，否则术语“一”、“一个”、“该”、“所述”和其他类似术语包括单数和复数形式两者。本申请中使用的术语仅用于描述特定实施例，而不旨在限制本公开。除非上下文中另有说明，否则单数表达可以包括复数表达。

在半导体器件中可能出现各种异常模式。特别是，存在由电现象(例如，电过应力(EOS)、静电放电(ESD)等)引起的异常模式。

ESD可以指由静电的运动引起的异常模式，并且基于ESD的静电可以被施加到半导体器件的二极管或晶体管，使得半导体器件的二极管或晶体管的功能被破坏或毁坏。即，由ESD现象引起的高电流被施加到二极管的PN结，出现结尖峰或者晶体管的栅极绝缘膜被破坏，使得晶体管的栅极端子、漏极端子和源极端子短路，并且ESD现象可能极大地影响半导体器件的构成元件(例如，二极管、晶体管等)的可靠性。

根据静电的原因，ESD现象可以被分为人体模型(HBM)、机器模型(MM)和带电器件模型(CDM)。

例如，人体模型(HBM)可以指这样的现象，其中，从带电人体产生的静电通过半导体器件的构成元件而被放电，使得该构成元件被破坏或毁坏。机器模型(MM)可以指这样的现象，其中，从带电的机器产生的静电通过半导体器件的构成元件而被瞬时放电，使得构成元件被破坏或毁坏。带电器件模型(CDM)可以指这样的现象，其中，由于在半导体器件的制造工艺期间半导体器件被接地到外部导体，因此在半导体器件中储存的静电被同时且瞬时放电，使得半导体器件的构成元件被破坏或毁坏。CDM表示半导体器件的构成元件被带电的半导体器件破坏或毁坏，使得产品的可靠性可能因这种CDM受到极大影响。因此，半导体器件的许多开发者和公司正在对通过电荷放电建模来测量CDM特性并保证用户所需的CDM特性的技术进行深入研究。

本公开的各种实施例可以针对提供一种测试设备，该测试设备基本上解决了由于相关技术的限制和缺点而导致的一个或多个问题。

本公开的实施例大体上可以涉及一种用于从封装设计中提取寄生参数的测试设备，并且可以将所提取的寄生参数反映到建模过程中，从而预测带电器件模型(CDM)应力。

图1是示出根据本公开的实施例的测试设备10的框图。

参考图1，测试设备10可以包括参数提取器100和建模电路200。

CDM可能极大地影响产品可靠性。由于CDM在从制造商到客户的产品交付期间的任何时间都可能会出乎意料地发生，因此很有可能导致有缺陷或有故障的产品。结果，由于意外的CDM的发生，可能会出现许多有缺陷或有故障的产品。CDM测试可以用于识别和确认半导体器件的封装耦接结构的特性。

如果通过仿真来大体地仿真至少一个芯片的特性，则封装级与芯片层之间存在着尺寸上的差异，使得仿真所需的资源量可能增加并且消耗时间变得更长。因此，对于本公开的实施例而言，重要的是用于提取对充放电有极大影响的封装级寄生参数的提取过程以及用于将封装设计建模为与实际产品结构非常相似的建模过程。封装设计是指以各种形式制造以用于预测施加在器件上的应力的实际的半导体封装。

为此目的，参数提取器100可以根据各种封装设计提取能够充分应对各种基于ESD的现象的一个或更多个寄生参数。参数提取器100可以提取在封装级的至少一个影响CDM波形的寄生参数，并且因此可以产生参数信号PARA。例如，参数提取器100可以提取用作CDM应力的来源的封装设计的基板的电容，以及还可以提取封装设计的每个引脚的电容。

建模电路200可以通过将NETLIST信息与参数信号PARA匹配来产生CDM的仿真信号SIM。换言之，建模电路200可以通过对参数信号PARA进行建模来产生仿真信号SIM，在该仿真信号SIM中仿真了封装设计的实际测量(measurement)。例如，以下将参考附图来描述建模电路200的详细电路和操作。

因此，本公开的实施例可以将从封装设计中提取的电容的实际测量信息与仿真结果进行比较，并且因此可以根据该比较结果来确认仿真一致性。即，可以由系统设计者或管理者预先测试出在半导体封装体组装期间在半导体封装体中产生的寄生电容对半导体器件影响多大。

当设计电路被仿真并且仿真电路没有如同系统设计者的意图那样来工作时，也可以根据需要将设计电路改变为另一种电路设计。如上所述，可以预先仿真目标电路，并且系统设计者可以在实际制造目标电路之前预先识别目标电路是否正常工作。

就工程学方面而言，改善半导体器件特性的技术收缩(technology shrink)是重要的。相比之下，技术收缩可能减小金属宽度、氧化物厚度等，并且还可能使静电放电(ESD)方面的危险的可能性增大。

此外，许多开发商和公司已经从用于改善产品特性的各种技术之中对一些封装级的技术进行了研究和开发。各种封装结构肯定会影响CDM应力。假如系统设计人员能够基于个体封装结构对CDM应力方面的弱点进行预测试，则可以预测导致有缺陷的产品的可能性，并可以预先防止此类有缺陷的产品的出现。

因此，根据本公开的实施例的测试设备可以基于NETLIST信息来执行芯片级建模，并且可以提取在封装级的关于封装结构的各种寄生参数。结果，根据本公开的实施例的测试设备不仅可以识别由CDM应力引起的噪声，还可以识别在晶片级预测的弱点，与封装结构无关。

图2是示出图1所示的建模电路200的详细电路图。

参考图2，建模电路200可以包括电源电压焊盘P1、接地电压焊盘P2、输入/输出(I/O)焊盘P3、基板电压焊盘P4、测试焊盘P5、多个电阻器R1～R9、电源钳位电路(powerclamping circuit)210、局部钳位电路220、ESD保护电路230、电容器电路240、放电电路250、电容器电路260、电感电路270、开关电路280和偏置发生电路290。

在建模电路200中可以包含包括上述构成元件(即，电源电压焊盘P1、接地电压焊盘P2、I/O焊盘P3、基板电压焊盘P4、电阻器R1～R7、电源钳位电路210、局部钳位电路220、ESD保护电路230和电容器电路240)的特定电路。为了描述的方便，以下将该特定电路称为输入/输出电路(IOC)。另外，以下把通过该输入/输出电路(IOC)提取的信号称为“NETLIST”。

建模电路200可以从上述设计芯片的输入/输出电路(IOC)提取NETLIST，在所述NETLIST中定义了在上述设计芯片的IOC中互连的元件，并且还定义了这些元件的连接关系。例如，建模电路200可以基于以集成电路为重点的仿真程序(SPICE)来提取NETLIST。

在集成电路(IC)设计中，可以使用各种电路仿真工具。电路仿真工具之一可以是称为“SPICE”的程序。建模电路200可以使用SPICE程序从被实施为集成电路(IC)的输入/输出电路(IOC)提取NETLEST。换言之，建模电路200可以在芯片级提取包括元件的理想连接关系和各个元件的寄生信息的NETLIST。

下文将描述建模电路200的详细电路结构。

电源电压焊盘P1可以从外部部件接收电源电压VDD，并且可以将接收到的电源电压VDD传送到电源线PL。电阻器R1～R3可以与电源线PL耦接。

接地电压焊盘P2可以从外部部件接收接地电压VSS，并且可以将接收到的接地电压VSS传送到接地线GL。电阻器R5～R7可以与接地线GL耦接。

I/O焊盘P3可以耦接到外部I/O引脚，使得I/O焊盘P3可以将输入/输出(I/O)信号IO传送到输入/输出线(IOL)。电阻器R4可以耦接在I/O焊盘P3与内部电路201之间。

基板电压焊盘P4可以将基板电压PSUB传送到基板线PSUBL。因为封装设计包括硅基板(例如，P型硅基板)，所以可以将基板电压PSUB施加到基板线PSUBL，以将与硅基板相对应的寄生参数仿真到建模过程中。

测试焊盘P5可以将测试信号TS传送到测试线TL。例如，测试焊盘P5可以是与半导体封装中所使用的弹簧针(pogo pin)耦接的焊盘。在一个实施例中，测试焊盘P5可以用于在插座板(未示出)与半导体封装体之间交换电信号。电阻器R9可以与测试线TL耦接。

电源钳位电路210可以用于在两个电源线之间形成放电路径。电源钳位电路210可以允许恒定的电源电压VDD和接地电压VSS保持不变，因此电源钳位电路210可以防止或减轻储存在内部电路201中的电荷向外部放电，使得内部电路201不被损坏。电源钳位电路210可以耦接在电源线PL与接地线GL之间，因此电源钳位电路210可以对施加到电源线PL和接地线GL的电源电压进行钳位。在一个实施例中，电源钳位电路210可以耦接在电源线PL与接地线GL之间，并且被配置为在电源线PL与接地线GL之间形成放电路径。

局部钳位电路220可以耦接在电源线PL与接地线GL之间，使得局部钳位电路220可以对施加到输入/输出线(IOL)的电源电压进行钳位。局部钳位电路220可以包括第一钳位电路221和第二钳位电路222。在一个实施例中，局部钳位电路220可以被配置为形成在电源线PL、接地线GL以及输入/输出(I/O)线IOL之间的放电路径。

例如，第一钳位电路221可以耦接在电源线PL与I/O线(IOL)之间，使得第一钳位电路221可以对施加到电源线和I/O线(IOL)的电源电压进行钳位。第二钳位电路222可以耦接在I/O线(IOL)与接地线GL之间，使得第二钳位电路222可以对施加到I/O线(IOL)和接地线GL的电源电压进行钳位。

ESD保护电路230可以防止或减轻静电向内部电路201放电，或者可以防止或减轻从内部电路201通过I/O焊盘P3向外部放电的静电放电。ESD保护电路230可以耦接在电源线PL与接地线GL之间，结果形成ESD路径。因此，ESD保护电路230可以允许由静电引起的电流在内部电路201中流动而不破坏内部电路201。ESD保护电路230可以包括第一放电保护电路231和第二放电保护电路232。

例如，第一放电保护电路231可以耦接在电源线PL与I/O线(IOL)之间。在从I/O焊盘P3接收静电时，第一放电保护电路231可以在I/O线(IOL)和电源线PL中的每一个中形成ESD路径。第二放电保护电路232可以耦接在I/O线(IOL)与接地线GL之间。在从I/O焊盘P3接收静电时，第二放电保护电路232可以在I/O线(IOL)和接地线GL中形成ESD路径。

电容器电路240可以执行基板线PSUBL上的至少一个寄生参数的建模。电容器电路240可以包括多个电容器C1～C3。

例如，电容器C1可以耦接在I/O线(IOL)与基板线PSUBL之间。电容器C1可以执行金属线的至少一个寄生电容的建模，通过所述金属线，信号被输入到封装裸片与从封装裸片输出。

电容器C2可以耦接在接地线GL与基板线PSUBL之间。电容器C2可以执行关于来自封装裸片的电力电压之中的接地电压的寄生电容的建模。

电容器C3可以耦接在电源线PL与基板线PSUBL之间。电容器C3可以执行来自封装裸片的电力电压(power voltage)之中的电源电压(power-supply voltage)的建模。

放电电路250可以耦接在基板线PSUBL与电容器电路260之间。放电电路250可以包括电阻器R8，所述电阻器R8耦接在电容器电路260与基板线PSUBL之间。例如，电阻器R8可以是具有可变电阻的可变电阻器。由于可变电阻器R8具有可变电阻，因此放电电路250可以形成沿从电容器电路260到基板线PSUBL的方向的放电路径。

响应于从参数提取器100提取的参数信号PARA，电容器电路260可以执行在封装级产生的至少一个寄生参数的建模。例如，测试线TL可以与电容器电路260耦接。

为了执行CDM仿真，可以将这种建模的主要参数设置为电容。可以使用对在每个电路中使用的电流和电压的波长有影响的各种参数，例如，RLC{电阻(R)、电感(L)和电容(C)}。由于提取和验证所有参数所需的持续时间增大，因此可以将电容设置为建模所需的主要参数。因此，为了执行与在封装级产生的CDM噪声中条件相同的条件的建模，根据一实施例的测试设备可以使用电容器电路260任意地将一个或更多个寄生参数仿真到建模中。

在接收参数信号PARA时，电容器电路260可以使用电容来执行从封装设计的各个元件产生的寄生分量的建模。电容器电路260可以包括多个电容器C4至C7，每个电容器具有与实际芯片的特性相似的特性，因此电容器电路260可以执行封装设计的建模。

例如，电容器C4可以耦接在I/O线(IOL)与测试线TL之间。电容器C4可以执行封装裸片的金属线的寄生电容的建模，通过所述金属线，信号被输入和输出。

电容器C5可以耦接在基板线PSUBL与测试线TL之间。电容器C5可以执行关于封装裸片的基板电压的寄生电容的建模。

电容器C6可以耦接在接地线GL与测试线TL之间。电容器C6可以执行关于来自封装裸片的电力电压之中的接地电压的寄生电容的建模。

电容器C7可以耦接在电源线PL与测试线TL之间。电容器C7可以执行关于来自封装裸片的电力电压之中的电源电压的寄生电容的建模。

电感电路270可以耦接在测试焊盘P5与电阻器R9之间，使得电感电路270可以执行一个或更多个电感参数的建模。电感电路270可以包括用于对从测试焊盘P5接收到的测试信号(TS)的电感分量进行建模的电感器(I)。响应于测试信号(TS)，电感器(I)可以执行在测试设备的物理结构中产生的一个或更多个电感分量的建模。

开关电路280可以包括用于对电容器电路260与偏置发生电路290之间的连接进行选择性地控制的开关(SW)。开关电路280可以选择性地将从偏置发生电路290产生的偏置电压(BIAS)传送到电容器电路260。

例如，当开关电路280闭合时，电容器电路260的电容器C4～C7可以被偏置电压(BIAS)充电。例如，当开关电路280断开时，通过电容器电路260充电的电压可以通过电阻器R8被放电到基板线PSUBL。

偏置发生电路290可以耦接在开关电路280与电容器电路260之间，结果形成具有直流(DC)电平的偏置电压(BIAS)。偏置发生电路290可以选择性地将偏置电压(BIAS)传送到电容器电路260。

如上所述，根据本公开的实施例的测试设备可以分析由CDM应力引起的晶片级弱点，并且可以预测CDM应力，与封装设计的类型和结构无关。

图3是示出图1所示的参数提取器100的结构图。

为了执行仿真处理，在图3中示出了由建模电路200仿真的参数提取器100的封装设计的示例。参考图3，封装设计可以包括在封装模制件(package molding)510中的裸片520和裸片金属530。例如，裸片金属530可以与裸片520电耦接。封装基板550可以通过一个或更多个通孔电耦接至封装球540。例如，封装基板550可以由硅基板形成。接地线500可以形成在面对封装球540的表面处。

为了执行CDM测试，根据本公开的实施例的测试设备可以允许封装体被以预定电压充电，使得测试设备可以从封装体的每个元件提取电容。可以以各种方式来改变封装设计，并且可以使用每一封装设计的仿真工具而从各个元件提取寄生电容。从参数提取器100提取的寄生电容可以通过建模电路200的设计来仿真。如本文中针对诸如预定电压之类的参数所使用的单词“预定”意指参数的值是在该参数被用于过程或算法之前确定的。对于一些实施例，参数的值是在过程或算法开始之前确定的。在其他实施例中，参数的值是在过程或算法期间但在参数被用于过程或算法之前确定的。

例如，尽管如图3中所示在从封装设计中提取寄生电容的过程中裸片520存在于封装模制件510中，但是如图3中的(A)所示，使封装基板550与裸片金属530互联所需的凸块和导线可以被去除。因此，裸片金属530与封装基板550可以彼此电隔离。

在上述情况下，电源电压可以通过封装球540施加到参数提取器100，并且接地电压可以通过接地线500施加到参数提取器100。结果，封装体的各个元件可能被浮置，以致在各个元件之间可能会出现寄生电容。

图4是示出图3所示的封装设计的等效电路的电路图。

与图3所示的封装设计的每个元件匹配的寄生电容可以由图4所示的等效电路来表示。在图4的等效电路中，金属线600、610和620可以电耦接到封装设计的封装球540。根据封装设计的金属线的版式，可以以各种方式容易地改变每个寄生电容的等效电路。

在等效电路中，电容器C44可以指代出现在金属线600与接地线500之间的寄生电容。在等效电路中，电容器C45可以指代出现在金属线610与裸片金属530之间的寄生电容。电容器C44和C45的寄生电容可以如由图2的电容器C4所示地来建模。

在等效电路中，电容器C55可以指代在裸片金属530与接地线500之间出现的寄生电容。电容器C55的寄生电容可以如由图2的电容器C5所示地来建模。

在等效电路中，电容器C66可以指代在金属线610与裸片金属530之间出现的寄生电容。在等效电路中，电容器C67可以指代在金属线620与接地线500之间出现的寄生电容。电容器C66和C67的寄生电容可以如由图2的电容器C6所示地来建模。

在等效电路中，电容器C68可以指代在金属线610与裸片金属530之间出现的寄生电容。电容器C68的寄生电容可以如由图2的电容器C7所示地来建模。

如上所述，根据本公开的实施例的测试设备可以使用参数提取器100来提取从实际封装设计的每个元件所产生的寄生电容，因此可以通过建模电路200来仿真实际封装的特性。

从以上描述显而易见的是，根据本公开的实施例的测试设备可以提高带电器件模型(CDM)波形的准确性，并且可以预测带电器件模型(CDM)应力。

本领域技术人员将理解，所述实施例可以以与本文所阐述的方式不同的其他特定方式来实施，而不脱离本公开的精神和实质特性。因此，以上实施例在所有方面都应被解释为说明性的而非限制性的。本公开的范围应该由所附权利要求及其合法等同物来确定，而不是由以上描述来确定。此外，所有落入所附权利要求的含义和等同范围内的改变都旨在被包含在其中。另外，对于本领域技术人员而言显而易见的是，在所附权利要求中未明确地彼此引用的权利要求可以组合而呈现为一个实施例，或者可以通过申请提交后的后续修改而作为新的权利要求被包括。

尽管已经描述了多个说明性实施例，但是应当理解，本领域技术人员可以设计出许多其他修改和实施例，这些修改和实施例将落入本公开原理的精神和范围内。特别地，在本公开、附图和所附权利要求的范围内的组成部件和/或布置方面可以进行多种变化和修改。除了组成部件和/或布置的变化和修改之外，替代使用对本领域技术人员也将是显而易见的。

图中每个元件的标记

100：参数提取器

200：建模电路